本發明涉及一種頻率控制系統，特別是涉及一種面積小、耗電低及抗電源噪聲的頻率控制系統。

背景技術：

鎖相回路(phase-locked loop,PLL)普遍使用于通訊、電腦等電子裝置內，用以偵測頻率、相位，或者用以產生倍頻信號。延遲回路(delay-locked loop,DLL)類似于鎖相回路，但使用延遲線(delay line)以取代壓控振蕩器，主要用以降低數字電路當中的時脈歪斜(clock skew)。

傳統的鎖相回路(PLL)，其內部的濾波電路需要使用大電容值的電容器，因此會占用相當大的電路面積。此外，傳統鎖相回路(PLL)或延遲回路(DLL)的耗電流極大，因此不適于移動或手持式電子裝置。再者，傳統鎖相回路(PLL)或延遲回路(DLL)容易受到電源噪聲的影響，因而降低其輸出精確度。

因此亟需提出一種新穎的頻率控制系統，用以克服傳統系統的缺點,使其更適用于資源較為短缺或容易受到噪聲影響的移動或手持式電子裝置。

技術實現要素：

鑒于于此，本發明的目的在于，提出一種電源產生電路、頻率產生電路與頻率控制系統，所要解決的技術問題是使其可以降低電源噪聲的影響、降低電路面積或/且減少功率消耗。

本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的一種頻率控制系統，其包括電源產生電路及頻率產生電路:該電源產生電路包括上晶體管電路、下晶體管電路及電容器，其中該上晶體管電路與該下晶體管電路串接且于兩者之間具有一節點，該電容器電性耦接于該節點與地之間，因此于該節點產生一穩定電壓。該頻率產生電路包括數字至模擬轉換器、電流源/漏取電路、壓控振蕩器及數字控制器。其中，該數字至模擬轉換器接收該穩定電壓作為電源，并輸出一模擬信號；該電流源/漏取電路接收該模擬信號，并輸出一控制電壓；該壓控振蕩器接收該控制電壓，據以產生一頻率信號；且該數字控制器接收該頻率信號與一參考信號，據以產生一數字信號，以饋至該數字至模擬轉換器的一輸入端。

本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。

前述的頻率控制系統，其中該上晶體管電路包括至少一晶體管，且該下晶體管電路包括至少一晶體管。

前述的頻率控制系統，其中該上晶體管電路或該下晶體管電路的晶體管為二極管連接形式或者操作于截止區。

前述的頻率控制系統，還包括第一單位增益緩沖器，設置于該穩定電壓與該數字至模擬轉換器之間，該第一單位增益緩沖器接收該穩定電壓,并輸出提供給該數字至模擬轉換器作為電源。

前述的頻率控制系統，其中該第一單位增益緩沖器包括運算放大器,其輸出端連接至反相輸入端，非反相輸入端則接收該穩定電壓。

前述的頻率控制系統，其中該電流源/漏取電路包括第二單位增益緩沖器。

前述的頻率控制系統，其中該第二單位增益緩沖器包括運算放大器,其輸出端連接至反相輸入端，非反相輸入端則接收該模擬信號。

前述的頻率控制系統，其中該壓控振蕩器包括環式振蕩器。

前述的頻率控制系統，其中該壓控振蕩器包括多個串接的反相器,每一該反相器電性耦接于該控制電壓與地之間。

前述的頻率控制系統，其中該壓控振蕩器的反相器的個數為奇數。

前述的頻率控制系統，其中該數字控制器執行以下步驟：輸入該參考信號與該頻率信號；于該參考信號的一個周期內，計數該頻率信號的個數是否為預設的N值；如果計數的個數為預設的N值，則維持該數字信號；及如果計數的個數非為預設的N值，則調整該數字信號。

前述的頻率控制系統，其中如果計數的個數小于預設的N值，則提高該數字信號；如果計數的個數大于預設的N值，則降低該數字信號。本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本發明提出的一種電源產生電路，其包括：上晶體管電路；下晶體管電路，該上晶體管電路與該下晶體管電路串接且于兩者之間具有一節點；以及電容器，電性耦接于該節點與地之間，因此于該節點產生一穩定電壓。

本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。

前述的電源產生電路，其中該穩定電壓饋至數字至模擬轉換器，作為其電源。

前述的電源產生電路，其中該上晶體管電路包括至少一晶體管，且該下晶體管電路包括至少一晶體管。

前述的電源產生電路，其中該上晶體管電路或該下晶體管電路的晶體管為二極管連接形式或者操作于截止區。本發明的目的及解決其技術問題另外再采用以下技術方案來實現。依據本發明提出的一種頻率產生電路,其包括：數字至模擬轉換器，其接收一穩定電壓作為電源，并輸出一模擬信 號；電流源/漏取電路，其接收該模擬信號，并輸出一控制電壓；壓控振蕩器，接收該控制電壓，據以產生一頻率信號；以及數字控制器，其接收該頻率信號與一參考信號，據以產生一數字信號，以饋至該數字至模擬轉換器的一輸入端。

本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。

前述的頻率產生電路，還包括第一單位增益緩沖器，設置于該穩定電壓與該數字至模擬轉換器之間，該第一單位增益緩沖器接收該穩定電壓,并輸出提供給該數字至模擬轉換器作為電源。

前述的頻率產生電路，其中該第一單位增益緩沖器包括運算放大器,其輸出端連接至反相輸入端，非反相輸入端則接收該穩定電壓。

前述的頻率產生電路，其中該電流源/漏取電路包括第二單位增益緩沖器。

前述的頻率產生電路，其中該第二單位增益緩沖器包括運算放大器,其輸出端連接至反相輸入端，非反相輸入端則接收該模擬信號。

前述的頻率產生電路，其中該壓控振蕩器包括環式振蕩器。

前述的頻率產生電路，其中該壓控振蕩器包括多個串接的反相器,每一該反相器電性耦接于該控制電壓與地之間。

前述的頻率產生電路，其中該壓控振蕩器的反相器的個數為奇數。

前述的頻率產生電路，其中該數字控制器執行以下步驟：輸入該參考信號與該頻率信號；于該參考信號的一個周期內，計數該頻率信號的個數是否為預設的N值；如果計數的個數為預設的N值，則維持該數字信號；及如果計數的個數非為預設的N值，則調整該數字信號。

前述的頻率產生電路，其中如果計數的個數小于預設的N值，則提高該數字信號；如果計數的個數大于預設的N值，則降低該數字信號。

本發明與現有技術相比具有明顯的優點和有益效果。借由上述技術方案，本發明電源產生電路、頻率產生電路與頻率控制系統至少具有下列優點及有益效果：本發明可以降低電源噪聲的影響、降低電路面積或/且減少功率消耗。

綜上所述，本發明是有關于一種電源產生電路、頻率產生電路與頻率控制系統。該頻率控制系統，包括電源產生電路及頻率產生電路。電源產生電路包括上晶體管電路、下晶體管電路及電容器,用以產生穩定電壓。頻率產生電路包括數字至模擬轉換器、電流源/漏取電路、壓控振蕩器及數字控制器。其中數字至模擬轉換器接收穩定電壓作為電源，電流源/漏取電路接收數字至模擬轉換器輸出的模擬信號，壓控振蕩器接收電流源/漏取電路輸出的控制電壓，且數字控制器接收壓控振蕩器所產生的頻率信號與一參考信號，據以產生數字信號，以饋至數字至模擬轉換器。本發明在技術上 有顯著的進步,具有明顯的積極效果,誠為一新穎、進步、實用的新設計。

上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖,詳細說明如下。

附圖說明

圖1是顯示本發明實施例的頻率控制系統的功能方框圖。

圖2A至圖2C是例示圖1當中串接的上晶體管電路與下晶體管電路的電路圖。

圖3是顯示圖1的電源產生電路的等效電路圖。

圖4是顯示圖1的壓控振蕩器的電路圖。

圖5A是顯示圖1的數字控制器的操作流程圖。

圖5B是例示參考信號與頻率信號的時序圖。

100：頻率控制系統 11：電源產生電路

111：上晶體管電路 112：下晶體管電路

12：頻率產生電路 121：第一單位增益緩沖

122：數字至模擬轉換器 123：電流源/漏取電路

124：壓控振蕩器 1241:反相器

125：數字控制器 51：輸入F_IN與F_OUT

52：于F_IN周期內計算F_OUT個數是否為 N53：維持V_C

54：調整V_C VDD：原始電源

P：節點 V_LPF：穩定電壓

C_LPF：電容器 A：模擬信號

V_C：控制電壓 F_IN：參考信號

F_OUT：頻率信號 D：數字信號

R_U：上等效電阻器 R_D：下等效電阻器

具體實施方式

為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效,以下結合附圖及較佳實施例，對依據本發明提出的電源產生電路、頻率產生電路與頻率控制系統其具體實施方式、結構、特征及其功效，詳細說明如后。

圖1是顯示本發明實施例的頻率控制系統100的功能方框圖。在本實施例中，頻率控制系統100包括電源產生電路11與頻率產生電路12。其中，電源產生電路11產生穩定電壓V_LPF，提供給頻率產生電路12當中部分電路 作為電源之用。頻率產生電路12，也可稱為倍頻電路(frequency multiplication circuit)，則是用以產生頻率信號F_OUT。

本實施例的電源產生電路11包括串接的上晶體管電路111與下晶體管電路112，電性耦接于原始電源VDD與地之間。上晶體管電路111與下晶體管電路112之間具有一節點P。上晶體管電路111與下晶體管電路112形成分壓電路(voltage divider)，于節點P得到穩定電壓V_LPF。上晶體管電路111包括至少一晶體管，例如P型金屬氧化物半導體(MOS)晶體管，下晶體管電路112包括至少一晶體管，例如N型金屬氧化物半導體晶體管。電源產生電路11還包括電容器C_LPF，電性耦接于節點P與地之間。

在本實施例中，上晶體管電路111與下晶體管電路112所包括的晶體管為二極管連接形式，或者操作于截止區(cut-off region)或次臨界區(sub-threshold region)。在本說明書中，二極管連接形式是指將晶體管的漏極與柵極連接起來。操作于截止區或次臨界區是指將晶體管的源極與柵極連接起來。圖A是例示圖1當中串接的上晶體管電路111與下晶體管電路112的電路圖。在此例子中，上晶體管電路111與下晶體管電路112各包括一晶體管，其為二極管連接形式。圖2B是例示圖1當中串接的上晶體管電路111與下晶體管電路112的另一電路圖。在此例子中，上晶體管電路111與下晶體管電路112各包括一晶體管，其操作于截止區。圖2C是例示圖1當中串接的上晶體管電路111與下晶體管電路112的又一電路圖。在此例子中，上晶體管電路111串接有二晶體管，其為二極管連接形式；下晶體管電路112串接有二晶體管，其中一晶體管操作于截止區，另一晶體管為二極管連接形式。

如圖3所示，是圖1的電源產生電路11的等效電路圖，二極管連接形式或操作于截止區、次臨界區的上晶體管電路111可等效為大電阻值(例如百萬至兆歐姆)的上等效電阻器R_U。同樣地，下晶體管電路112也可等效為大電阻值的下等效電阻器R_D。上等效電阻器R_U與電容器C_LPF構成低通濾波器(LPF)，可過濾來自原始電源VDD的噪聲，使得產生的穩定電壓V_LPF具有極低噪聲或甚至無噪聲。

一般來說，原始電源VDD的噪聲頻率從高頻至低頻皆有，因此在本實施例中可選擇一較低的截止頻率f_C。根據截止頻率的關系式f_C＝1/(2πRC)，上等效電阻器R_U的電阻值R與電容器C_LPF的電容值C必須很大。由于電容器在集成電路當中是一種很耗費電路面積的元件,因此電容值不適于太大。如前所述，本實施例的上等效電阻器R_U具有大電阻值，電容器C_LPF不需太大電容值，即可得到很低的截止頻率f_C。

如前所述，本實施例的上等效電阻器R_U是由晶體管所組成，因此所需電路面積極為微小。反觀一般的電阻器，以0.18um(微米)互補金屬氧化 物半導體(CMOS)制造的多晶硅(poly)電阻器為例，要得到25M(百萬)歐姆的電阻器需要100000um²的電路面積。對于同樣的制造工藝，二極管連接形式或操作于截止區、次臨界區的晶體管的寬度W＝0.3um，長度＝10um,即可等效形成數十M(百萬)歐姆的電阻值。

請參閱圖1所示，頻率產生電路12包括第一單位增益緩沖器(unity-gain buffer)121，又稱為電壓隨耦器(voltage follower)，其接收電源產生電路11所產生的穩定電壓V_LPF，并輸出提供給數字至模擬轉換器(DAC)122作為電源。在本實施例中,第一單位增益緩沖器121包括運算(operational,OP)放大器，其輸出端連接至反相輸入端,而其非反相輸入端則接收穩定電壓V_LPF。運算放大器可使用原始電源VDD作為電源。在另一實施例中，電源產生電路11所產生的穩定電壓V_LPF直接提供給數字至模擬轉換器122作為電源，也即，不使用第一單位增益緩沖器121。

頻率產生電路12還包括電流源/漏取電路(current source/sink circuit)123，其接收數字至模擬轉換器(DAC)122所輸出的模擬信號A，并輸出控制電壓V_C以控制壓控振蕩器(voltage-controlled oscillator,VCO)124。在本實施例中，電流源/漏取電路123包括第二單位增益緩沖器，其結構可同于第一單位增益緩沖器121，因此細節不予贅述。

壓控振蕩器124接收電流源/漏取電路123所輸出的控制電壓V_C，據以產生頻率信號F_OUT。圖4是顯示圖1的壓控振蕩器124的電路圖。本實施例的壓控振蕩器124包含多個(例如奇數個)反相器1241經串接而成的環式振蕩器(ring oscillator)。每一反相器1241包括串接的P型晶體管與N型晶體管，其再電性耦接于控制電壓V_C與地之間。提高控制電壓V_C可提高頻率信號F_OUT的頻率；相反地，降低控制電壓V_C可降低頻率信號F_OUT的頻率。

頻率產生電路12還包括數字控制器125，其接收回饋的頻率信號F_OUT與參考信號F_IN，例如高頻的F_OUT與低頻的F_IN，據以產生數字信號D，經饋至數字至模擬轉換器122的輸入端，可控制數字至模擬轉換器122以提高或降低模擬信號A(或控制電壓V_C)，因而達到控制頻率信號F_OUT的頻率的目的。在一實施例中，參考信號F_IN可由石英晶體振蕩器(crystal oscillator,未顯示于圖式)或其他參考頻率產生器來提供。數字控制器125可使用原始電源VDD作為電源。

圖5A是顯示圖1的數字控制器125的操作流程圖。首先，在步驟51，輸入參考信號F_IN與頻率信號F_OUT。圖5B是例示低頻的參考信號F_IN與高頻的頻率信號F_OUT的時序圖。接著，在步驟52，于參考信號F_IN的一個周期內,計數頻率信號F_OUT的個數是否為預設的N值。如果步驟52的結果為是，則進入步驟53，維持數字信號D(或控制電壓V_C)。如果步驟52的結果為非，則進入步驟54，改變數字信號D以調整控制電壓V_C。例如，如果計數的個 數小于預設的N值，則提高數字信號D；如果計數的個數大于預設的N值，則降低數字信號D。

根據上述實施例，電源產生電路11可產生抗電源噪聲的穩定電壓V_LPF，使得頻率產生電路12(特別是數字至模擬轉換器122)的操作不會受到電源噪聲的影響。此外，具有高電阻值的上晶體管電路111與下晶體管電路112是由晶體管組成，因此其電路面積非常小。反觀傳統的鎖相回路(PLL)，其內部的濾波電路需要使用大電路面積的大電容器。再者，本實施例的頻率控制系統100的各組成方框的功率消耗很低。以72M(百萬)Hz輸出頻率的0.18um工藝為例，每一組成方框耗費的電流可在10uA(微安培)左右，總耗電流可小于100uA。反觀相同輸出頻率與工藝的傳統鎖相回路(PLL)或延遲回路(DLL)，其耗電流約為1mA(毫安培)。

以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發明,任何熟悉本專業的技術人員，在不脫離本發明技術方案范圍內,當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例,但凡是未脫離本發明技術方案內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾,均仍屬于本發明技術方案的范圍內。