專利名稱：高電子遷移率晶體管的制作方法
技術領域：
示例實施例涉及功率器件及其制造方法，更具體地，涉及能夠保持高擊穿電壓的高電子遷移率晶體管(HEMT)以及制造該高電子遷移率晶體管的方法。
背景技術：
高電子遷移率晶體管(HEMT)是ー種功率器件。HEMT包括在溝道層中用作載流子的ニ維電子氣(2DEG)。由于2DEG用作載流子，所以HEMT的遷移率可以比一般晶體管高得多。HEMT可以包括具有寬帶隙的化合物半導體。因而，HEMT的擊穿電壓可以比一般晶
體管聞。HEMT的擊穿電壓可以與包括2DEG的化合物半導體例如GaN層的厚度成比例地增カロ。因而，HEMT的擊穿電壓可以通過形成厚GaN層而增加。然而，形成厚的GaN層花費長的時間，因此HEMT的生產率會降低。增加HEMT的擊穿 電壓的另一方法是去除硅基板。然而，在此情形下，可以進行額外的附屬エ藝諸如晶片接合，而且在形成電極時產生困難。

發明內容
示例實施例涉及能夠保持高擊穿電壓的高電子遷移率晶體管(HEMT)。示例實施例涉及制造HEMT的方法。額外的方面將在以下的描述中部分闡述，并將部分地從該描述而變得明顯，或者可以通過示例實施例而獲知。根據示例實施例，一種高電子遷移率晶體管(HEMT)包括基板；HEMT疊層，與基板間隔開；以及虛設絕緣層(PIL)，在基板與HEMT疊層之間。PIL層包括具有不同相的至少兩種材料。PIL層定義空的空間，該空的空間在中間部分比在該空的空間的入口處更寬。具有不同相的至少兩種材料可以包括固體材料和非固體材料。固體材料可以是半導體材料，非固體材料可以是空氣。具有不同相的至少兩種材料可以包括固體材料，固體材料可以包括彼此間隔開的多個柱。多個柱可以是氧化物柱和多晶硅柱中的ー種。氧化物柱可以是單晶硅氧化物柱和多晶硅氧化物柱中的ー種。具有不同相的至少兩種材料可以包括非固體材料，非固體材料可以接觸HEMT疊層的一部分和基板的一部分。基板的一部分可以在源電極和漏電極下面。基板的一部分可以在HEMT疊層的上表面的位于源電極與漏電極之間的部分下面。
HEMT疊層可以包括在PIL層上的緩沖層；第一疊層，在緩沖層上并包括ニ維電子氣(2DEG);第二疊層，具有比第一疊層更大的極化；以及源電極、漏電極和柵極，在第二疊層上。緩沖層可以包括依次堆疊的第一緩沖層和第二緩沖層，第一緩沖層可以定義多個通孔。 第二緩沖層可以包括化合物半導體層，該化合物半導體層具有超晶格層和根據第ニ緩沖層的厚度改變的鋁(Al)梯度分布兩者之一。HEMT可以包括在柵極與第二疊層之間的P型材料層。根據示例實施例，一種制造高電子遷移率晶體管(HEMT)的方法包括在基板上形成HEMT疊層的第一部分；在基板中形成虛設絕緣層(PIL)；以及在HEMT疊層的第一部分上形成HEMT疊層的第二部分。PIL層包括具有不同相的至少兩種材料。PIL層定義空的空間，該空的空間在中間部分比在空的空間的入口處更寬。基板被多個孔暴露的部分的蝕刻可以進行直到彼此間隔開的多個柱形成在PIL層中。該方法還可以包括將多個柱轉變為多個多晶硅柱。將多個柱轉變為多晶硅柱可以包括離子注入雜質到多個柱中。該方法還可以包括氧化其中注入了雜質的多個柱。氧化其中注入了雜質的多個柱還可以包括以下情況之ー在形成HEMT疊層的第二部分之前氧化多個柱、在形成HEMT疊層的第二部分之后氧化多個柱以及在形成HEMT疊層的第二部分期間氧化多個柱。在HMET疊層的第一部分中形成多個孔還可以包括形成用于定義HEMT疊層的第一部分中將要形成多個孔的區域的掩模，該掩模形成為接觸HEMT疊層的第一部分并覆蓋基板的不包括柱的部分；以及蝕刻HEMT疊層的第一部分的在掩模周圍的部分。 基板的一部分可以在源電極和漏電極下面。基板的一部分可以在源電極與漏電極之間。具有不同相的至少兩種材料可以包括非固體材料,該非固體材料可以接觸HEMT疊層的第一部分和基板的一部分。蝕刻基板的被HEMT疊層的第一部分的多個孔暴露的部分可以包括在基板的被多個孔暴露的部分中形成凹槽；以及擴展該凹槽以具有比多個孔更大的直徑，直到彼此間隔開的多個柱形成在PIL層中。在基板中形成凹槽還可以包括干法蝕刻基板的被孔暴露的部分。擴展凹槽還可以包括濕法蝕刻其中形成凹槽的基板。多個柱可以是以下情況中的ー種在形成HEMT疊層的第二部分之前被氧化、在形成HEMT疊層的第二部分之后被氧化、以及在形成HEMT疊層的第二部分期間被氧化。形成HEMT疊層的第二部分可以包括形成覆蓋HEMT疊層的第一部分的多個孔的緩沖層；在緩沖層上形成包括2DEG的第一疊層；在第一疊層上形成具有比第一疊層大的極性的第二疊層；以及在第二疊層上形成源電極、漏電極和柵極。源電極、漏電極和柵極可以彼此間隔開。凹陷和氧化物之一可以形成在第二疊層的在柵極下面的區域中。
覆蓋HEMT疊層的第一部分的多個孔的緩沖層可以包括具有鋁(Al)梯度分布的化合物半導體層。覆蓋HEMT疊層的第一部分的多個孔的緩沖層可以包括超晶格層。形成源電極、漏電極和柵極可以包括在第二疊層上形成彼此間隔開的源電極焊墊和漏電極焊墊；在第二疊層上在源電極焊墊與漏電極焊墊之間形成與源電極焊墊和漏電極焊墊間隔開的P型材料層；在P型材料層上形成柵極；在第二疊層上形成覆蓋源電極焊墊、漏電極焊墊、P型材料層和柵極的絕緣層；以及形成分別連接到源電極焊墊和漏電極焊墊的源電極和漏電極。具有不同相的至少兩種材料可以包括固體材料和非固體材料。 固體材料可以是半導體材料，非固體材料可以是空氣。固體材料可以是氧化物。氧化物可以是在形成HEMT疊層的第二部分之前形成的氧化物、在形成HEMT疊層的第二部分之后形成的氧化物以及在形成HEMT疊層的第二部分期間形成的氧化物之一。HEMT疊層的第一部分可以是第一緩沖層。根據示例實施例，一種高電子遷移率晶體管(HEMT)可以包括基板；虛設絕緣層(PIL)，包括在基板上的彼此間隔開布置的多個柱；以及HEMT疊層，在PIL層上。PIL層可以定義至少ー個空的空間，該空的空間在中間部分比在該空的空間的頂部寬。PIL層的至少ー個空的空間可以用空氣填充。PIL層的多個柱可以是單晶硅柱、多晶硅柱和氧化物柱之一。PIL層可以定義多個空的空間。HEMT疊層可以包括在PIL層上的第一緩沖層。第一緩沖層可以定義多個通孔。第一緩沖層的每個通孔可以交疊PIL層的多個空的空間中的ー個。HEMT疊層還可以包括在第一緩沖層上的半導體疊層。半導體疊層可以在第一緩沖層的多個通孔之上水平地延伸。第一緩沖層的多個通孔的平均寬度可以小于PIL層的空的空間的中間部分的平均寬度。第二緩沖層可以設置在第一緩沖層和PIL層的多個空間兩者中的至少ー個與半導體疊層之間。第二緩沖層可以是化合物半導體，該化合物半導體具有超晶格層和根據第二緩沖層的厚度而改變的鋁(Al)梯度分布兩者之一。HEMT疊層可以包括半導體疊層，在多個柱和PIL層的多個空的空間上橫向延伸；在半導體疊層的上表面的第一區域上的柵極、在半導體疊層的上表面的第二區域上的源電極、以及在半導體疊層的上表面的第三區域上的漏電極。源電極、漏電極和柵極可以彼此間隔開。源電極和柵極可以暴露半導體疊層的上表面的第四區域，該第四區域設置在半導體疊層的上表面的第二區域與第一區域之間。柵極和漏電極可以暴露半導體疊層的上表面的第五區域，該第五區域設置在半導體疊層的第一區域和第三區域之間。半導體疊層的上表面的第四區域的寬度可以小于或等于半導體疊層的上表面的第五區域的寬度。PIL層的多個柱可以包括彼此間隔開布置的第一柱、第二柱以及中間柱。PIL層的第一柱可以在半導體疊層的上表面的第二區域和第四區域中的至少ー個的至少一部分下面。PIL層的第二柱可以在半導體疊層的上表面的第三區域和第五區域中的至少ー個的至少一部分下面。PIL層的中間柱可以在第一柱與第二柱之間。PIL層的第一柱的寬度可以大約等于PIL層的中間柱和第二柱中的至少ー個的寬度。PIL層的第一柱的寬度可以大于PIL層的中間柱和第二柱中的至少ー個的寬度。PIL層的中間柱的寬度可以不同于PIL層的第一柱和第二柱中的至少ー個的寬度。PIL層可以定義多個空的空間。HEMT疊層可以包括在PIL層上的第一緩沖層。第一緩沖層可以定義多個通孔，第一緩沖層的多個通孔的每個可以交疊由PIL層定義的多個
空的空間之一。PIL層的中間柱的寬度可以大于由PIL層定義的多個空的空間中的至少ー個的中間部分的寬度。PIL層的中間柱的寬度可以小于由PIL層定義的多個空的空間中的至少ー個之一的中間部分的寬度。PIL層的第一柱的寬度可以大于由PIL層定義的多個空的空間中的至少ー個之一的中間部分的寬度。根據示例實施例，一種制造高電子遷移率晶體管(HEMT)的方法包括在基板上形成虛設絕緣層以及在PIL層上形成HEMT疊層。PU層包括在基板上彼此間隔開布置的多個柱。PIL層定義在多個柱之間的多個空的空間。該多個空的空間每個在中間部分比在空的空間的頂部寬。


從以下結合附圖對非限制性實施例的描述，示例實施例的以上和其他的特征以及優點將變得明顯并更易于理解，附圖中圖1是示出根據示例實施例的高電子遷移率晶體管(HEMT)的截面圖；圖2是示出具有代替圖1的HEMT的柱的氧化物柱的HEMT的截面圖；圖3是示出根據示例實施例的HEMT的截面圖；圖4是示出具有代替圖3的HEMT的柱的氧化物柱的HEMT的截面圖，；圖5是示出根據示例實施例的HEMT的截面圖；圖6是示出圖5的HEMT的平面圖，其中形成在緩沖層上的疊層被去除；圖7是示出包括在圖1至圖6的HEMT中的緩沖層的結構的截面圖；圖8是示出圖1至圖6的HEMT的疊層的結構的截面圖；圖9至圖15是依次示出根據示例實施例的制造HEMT的方法的截面圖；圖16至圖18是依次示出根據示例實施例的制造HEMT的方法的截面圖；圖19至圖21是依次示出根據示例實施例的制造HEMT的方法的截面圖；圖22至圖24是依次示出根據示例實施例的制造HEMT的方法的截面圖；圖25是根據示例實施例的其上進行干法蝕刻的緩沖層和基板的掃描電子顯微(SEM)圖像和其上額外進行濕法蝕刻的基板的SEM圖像；圖26是示出根據示例實施例的HEMT的截面圖，其中柵極形成在溝道提供層(第一疊層)中形成的凹陷中；圖27是示出根據示例實施例的HEMT的截面圖，其中氧化區域形成在溝道提供層(第一疊層)中并且其中柵極形成在氧化區域上；圖28是示意地示出圖1的HEMT的結構的截面圖；圖29是示意地示出圖3的HEMT的結構的截面圖；圖30是示意地示出圖5的HEMT的結構的示意圖；以及圖31是示出形成在圖28至圖30的上疊層上的結構的截面圖。圖32A至圖32C是示出根據示例實施例的HEMT的截面圖。
具體實施例方式現在將參照附圖更充分地描述示例實施例，附圖中示出了ー些示例實施例。然而，示例實施例可以以多種不同的形式實施，而不應被解釋為限于這里闡述的實施例；而是，提供這些示例實施例使得本公開透徹和完整，并將本發明構思的示例實施例的范圍充分傳達給本領域普通技術人員。在 附圖中，為清晰起見，層和區域的厚度被夸大。相似的附圖標記在附圖中指代相似的元件，因此可以省略對它們的描述。將理解，當稱ー個元件“連接到”或“耦接到”另一元件吋，它可以直接連接到或耦接到另一元件，或者還可以存在插入的元件。相反，當稱ー個元件“直接連接到”或“直接耦接到”另一元件時，不存在插入的元件。如這里所用的，術語“和/或”包括一個或多個所列相關項目的任何及所有組合。其他用于描述元件或層之間的關系的詞語應當以類似的方式解釋(例如，“在...之間”與“直接在...之間”，“相鄰”與“直接相鄰”，“在...上”與“直接在...上”)。將理解，盡管這里可以使用術語“第一”、“第二”等描述各種元件、組件、區域、層和/或部分，但這些元件、組件、區域、層和/或部分不應受限于這些術語。這些術語僅用于將ー個元件、組件、區域、層或部分與另一元件、組件、區域、層或部分區別開。因此，以下討論的第一元件、組件、區域、層或部分可以被稱為第二元件、組件、區域、層或部分而不背離示例實施例的教導。為便于描述這里可以使用諸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”
等空間相對性術語以描述如附圖所示的一個元件或特征與另ー個(些)元件或特征之間的關系。將理解，空間相對性術語是用來概括除附圖所示取向之外器件在使用或操作中的不同取向的。例如，如果附圖中的器件翻轉過來，被描述為“在”其他元件或特征“之下”或“下面”的元件將會在其他元件或特征的“上方”。因此，示范性術語“在...下面”就能夠涵蓋之上和之下兩種取向。器件可以采取其他取向(旋轉90度或在其他取向)，這里所用的空間相対性描述符做相應解釋。這里所用的術語僅是為了描述特定實施例的目的，并非要限制示例實施例。如這里所用的，除非上下文另有明確表述，否則單數形式“一”和“該”均同時g在包括復數形式。將進一歩理解的是，術語“包括”和/或“包含”，如果在這里使用，指定了所述特征、整體、步驟、操作、元件和/或組件的存在，但并不排除ー個或多個其他特征、整體、步驟、操作、元件、組件和/或其組合的存在或增加。諸如“. 中的至少ー個”的表述，當在一系列元件之前吋，修改了元件的整個列表，而不修改該列表的單個元件。
這里參照截面圖描述示例實施例，這些圖為示例實施例的理想化實施例(和中間結構)的示意圖。因而，由例如制造技術和/或公差引起的圖示形狀的變化是可能發生的。因此，示例實施例不應被解釋為僅限于這里示出的區域的特定形狀，而是包括由例如制造引起的形狀偏差在內。例如，圖示為矩形的注入區域可以具有圓化或彎曲的特征和/或在其邊緣處的注入濃度的梯度，而不是從注入區到非注入區的ニ元變化。類似地，通過注入形成的埋入區可以導致在埋入區與通過其發生注入的表面之間的區域中的ー些注入。因此，附圖所示的區域在本質上是示意性的，它們的形狀并非要示出器件的區域的實際形狀，也并非要限制示例實施例的范圍。除非另行定義，這里使用的所有術語(包括技術術語和科學術語)都具有本發明所屬領域內的普通技術人員所通常理解的同樣的含義。將進一歩理解的是，諸如通用詞典中所定義的術語，除非此處加以明確定義，否則應當被解釋為具有與它們在相關領域的語境中的含義相一致的含義，而不應被解釋為理想化的或過度形式化的意義。圖1是示出根據示例實施例的高電子遷移率晶體管(HEMT)的截面圖。參照圖1，基板30、虛設絕緣層(PIL)20、緩沖層40和半導體疊層58被依次堆疊。半導體疊層58可以包括多個化合物半導體層。源電極70S、漏電極70D和柵極70G設置在半導體疊層58上。源電極70S、漏電極70D和柵極(柵電極)70G彼此間隔開。柵極70G設置在源電極70S與漏電極70D之間。柵極70G距離源電極70S比距離漏電極70D更近。半導體疊層58的上表面包括第一區域R1、第二區域R2、第三區域R3、第四區域R4和第五區域R5。源電極70S可以在第二區域R2上。柵極70G可以在第一區域R1上。漏電極可以在半導體疊層58的上表面的第三區域R3上。半導體疊層的第四區域R4可以在第一區域R1與第二區域R2之間。半導體疊層58的第五區域R5可以在半導體疊層58的第一區域R1與第三區域R3之間。基板30可以是能夠被干蝕刻或濕蝕刻的材料，諸如硅基板，但是示例實施例不限于此。硅基板的上表面的表面方向可以是(111)。緩沖層40可以包括依次堆疊的第一緩沖層40a和第二緩沖層40b。緩沖層40可以具有單層結構或包括兩層或更多層的多層結構。第一緩沖層40a包括多個通孔40h。通孔40h的直徑Dl可以在例如從約IOnm至約20 y m的范圍內。在圖1所示的示例實施例中的直徑Dl可以為約Iii m。第一緩沖層40a的通孔40h被第二緩沖層40b覆蓋。盡管圖1示出其中通孔40h具有相同(或實質上相同)的直徑Dl的緩沖層40a，但是示例實施例不限于此。通孔40h的直徑Dl可以根據在用于圖案化第一緩沖層40a的エ藝中使用的掩模設計而改變。緩沖層40和半導體疊層58的組合可以被看作單個疊層，也就是HEMT疊層60。HEMT疊層60可以包括源電極70S、漏電極70D和柵極70G。PIL層20設置在緩沖層40與基板30之間。PIL層20可以由多種材料形成，例如具有彼此不同的相的兩種材料。每種材料的相可以是固相、氣相、液相及其組合中的任一種。如圖1所示,PIL層20可以包括由固體材料形成且彼此間隔開的多個柱32。多個柱32可以連接緩沖層40和基板30并支撐緩沖層40。也就是，柱32支撐包括緩沖層40和設置在緩沖層40上的源電極70S、漏電極70D和柵極70G的HEMT疊層60。空的空間50形成在柱32之間。氣相材料例如氣體或空氣可以填充到空的空間50中。由固體材料形成的柱32可以是基板30的一部分。柱32可以是單晶柱，諸如單晶硅柱。如圖1所示，當PIL層20的柱32形成為基板30的一部分時，PIL層20 (包括柱32和空的空間50)和基板30—起可以被稱作基板。因而，基板30可以看作包括PIL層20的柱32和空的空間50。柱32彼此間隔開，柱32之間的間隔可以是規則的或不規則的。每個柱32可以設置為對應于緩沖層40的形成在通孔40h之間的部分。每個柱32接觸緩沖層40的下表面的一部分。通孔40h可以為空的空間50的入口。半導體疊層58通過外延方法形成在緩沖層40上。圖2是示出根據示例實施例的HMET的截面圖。在圖2中，PIL層20包括多個氧化物柱34，而不是圖1所示的柱32。氧化物柱32可以例如為硅氧化物柱。圖2的氧化物柱34可以通過氧化工藝由圖1的柱32形成。當如圖1的HEMT所示，PIL層20的柱32設置在基板30與緩沖層40之間時，施加在源電極70S與漏電極70D之間的電壓可以增加，因此臨界場可以施加到柱32。因而，柱32可能被損傷。如果柱32被損傷，則形成在源電極70S與漏電極70D之間的通過基板30的通路被阻擋，從而限制(和/或防止)電流在源電極70S和漏電極70D之間通過基板30泄露。這樣，由于圖1所示的HEMT的擊穿電壓不受施加到基板的臨界場的影響，所以圖1所示的HEMT的擊穿電壓可以大于常規HEMT的擊穿電壓。當PIL層20的氧化物柱34沒有被損傷時，水平方向上的電流路徑沿著氧化物柱34連接到氧化物柱34的下部，因為氧化物柱34在水平方向上彼此間隔開。因而，與其中沒有形成氧化物柱34的常規HEMT相比，總的電流路徑增加，從而圖2所示的HEMT的擊穿電壓可以増加。具體地，在圖2的HEMT中，緩沖層40和基板30通過氧化物柱34彼此連接。當氧化物柱34為SiO2柱時，HEMT的擊穿電壓可以是氧化物柱34的擊穿電壓，其是SiO2柱的臨界電場值并且為約10MV/cm。在此情形下，氧化物(也就是，SiO2)柱34的擊穿電壓為由硅材料制成的柱32的擊穿電壓的大約30倍，為GaN材料的大約3倍。因而，即使當施加在源電極70S與漏電極70D之間的電壓增加，氧化物柱34也不會被損壞。因此，圖2的HEMT可以保持比常規HEMT高的擊穿電壓并可以比圖1的HEMT在結構上更穩定。圖3是示出根據示例實施例的HEMT的截面圖。在圖3中，柱32沒有設置在源電極70S和漏電極70D下面。在圖3中，柱32設置在源電極70S與漏電極70D之間。在圖3中，設置在源電極70S和漏電極70D下面的緩沖層40通過PIL層20連接到基板30。接觸緩沖層40并設置在源電極70S和漏電極70D下面的PIL層20中的多個第一部分30A定義設置柱32和空的空間50的區域。換句話說，柱32和空的空間50設置在第一部分30A之間。盡管在圖3中僅ー個柱32設置在第一部分30A之間，但是示例實施例不限于此。兩個或更多柱32可以設置在第一部分30A之間。圖3所示的柱32可以是如圖4所示的硅氧化物柱34 。由于PIL層20的第一部分30A設置在基板30與緩沖層40之間，所以在HEMT的操作期間產生的熱可以通過第一部分30A容易地釋放。圖5是示出根據示例實施例的HEMT的截面圖。在圖5中，柱32設置在源電極70S和漏電極70D下面。PIL層20的第二部分30B設置在源電極70S與漏電極70D之間。第二部分30B接觸緩沖層40并在水平方向上與源電極70S和漏電極70D間隔開。第二部分30B將設置在緩沖層40與基板30之間的柱32和空的空間50分成兩個部分。也就是，柱32和空的空間50被第二部分30B劃分為鄰近源電極70S的部分以及鄰近漏電極70D的另一部分。兩個或更多柱32可以鄰近源電極70S設置，兩個或更多柱32可以鄰近漏電極70D設置。圖6是示出圖5的HEMT的平面圖，其中形成在緩沖層40上的疊層58被去除。柱32、空的空間50和第二部分30B之間的相對位置可以參照圖6容易地理解。盡管第二部分30B在圖6中被示出為單個區域，但是可以有彼此間隔開的兩個或更多第二部分30B。圖5是沿圖6的線5-5’截取的截面圖。在上述HEMT中，當緩沖層40具有單層結構時，緩沖層40可以為例如AlN層，圖7示出當緩沖層40具有多層結構時緩沖層40的結構。參照圖7，當緩沖層40包括依次堆疊的第一緩沖層40a和第二緩沖層40b時，第一緩沖層40a可以為例如AlN層。第二緩沖層40b可以為例如從由Al (Ga)N層、Al (Ga)N超晶格層和g-AlGaN層構成的組中選出的任意一種。在這點上，Al(Ga)^^々iAlN、AlGaN_GaN。此外，g_AlGaN層指的是其中Al的濃度分布根據g-AlGaN層的厚度而改變的AlGaN層。緩沖層40還可以包括在第二緩沖層40b上的第三緩沖層40c。第三緩沖層40c可以為例如Al (Ga)N層。圖8示出半導體疊層58的結構。參照圖8,半導體疊層58包括依次堆疊的第一疊層58a和第二疊層58b。第一和第二疊層58a和58b可以是具有彼此不同的極化和帶隙的化合物半導體層。第一疊層58a可以為例如GaN層。第二疊層58b可`以為例如具有分別大于第一疊層58a的極化和帶隙的AlGaN層。由于第一和第二疊層58a和58b的極化之間的差異,ニ維電子氣(2DEG)69形成在第一疊層58a中。接下來，將參照圖9至圖24來描述根據示例實施例的制造HEMT的方法。在下文，與圖1至圖8中相同的附圖標記指示相同的部件。參照圖9，第一緩沖層40a形成在基板30上。第一緩沖層40a可以通過外延方法形成。掩模Ml形成在第一緩沖層40a上。掩模Ml可以是光致抗蝕劑掩模或硬掩模。硬掩模可以為例如硅氧化物(例如，SiO2)掩模或硅氮化物(例如，SiNx)掩模。區域被掩模Ml暴露(定義)，多個接觸孔形成在第一緩沖層40a的暴露區域中。第一緩沖層40a的被掩模Ml暴露的區域可以具有圓形或非圓形，諸如橢圓形，或者備選地，可以具有多邊形圖案，諸如三角形或任何各種其他形狀。接著，如圖10所示，第一緩沖層40a的被掩模Ml暴露的區域被蝕刻直到基板30被暴露，基板30的暴露部分被蝕刻至期望的(或者，預定的)深度。因而，通孔40h形成在第一緩沖層40a中，具有期望的(或者預定的)深度的凹槽30g形成在基板30中。蝕刻可以通過使用干蝕刻法進行。干蝕刻法可以為例如反應離子蝕刻或者各種其他蝕刻方法中的任ー種。PIL層20的柱32通過使用干蝕刻法形成在孔40h之間。孔40h之間的間隔可以設定在期望的(或者，預定的)距離使得第一緩沖層40a下面的柱32通過以上蝕刻方法形成。當孔40h之間的間隔過大吋，柱32可能不會形成或者蝕刻時間會過度延長。當第一緩沖層40a被蝕刻時，蝕刻溫度可以在例如約0至約80°C的范圍內，蝕刻壓力可以在例如約I至約IOOOmTorr的范圍內，蝕刻功率可以在例如約100W至約3000W的范圍內。蝕刻氣體可以是從由C12、BC13和Ar組成的組中選出的任ー種。此外，當凹槽30g形成在基板30中時，蝕刻溫度可以在例如約0至約80°C的范圍內，蝕刻壓力可以在例如約I至約IOOOOmTorr的范圍內，蝕刻功率可以在例如約100W至約6000W的范圍內。蝕刻氣體可以為SF6。在干蝕刻中，形成在基板30中的凹槽30g的深度可以在例如約0. 01 ii m至約500 u m的范圍內，但是如果需要的話，凹槽30g的深度可以改變。之后將要在基板30與第一緩沖層40a之間形成的空的空間的深度和體積可以根據形成在基板30中的凹槽30g的深度而改變。因此，可以確定形成在基板30與第一緩沖層40a之間的柱32的高度。接著，在進行干蝕刻之后，如圖11所示，掩模Ml被去除。圖12是示出掩模Ml被去除的所得結構的俯視圖。圖11是沿圖12的線11-11’截取的截面圖。參照圖12，通孔40h形成在緩沖層40中以暴露基板30的部分。通孔40h形成點陣(lattice)布置。在通孔40h的點陣布置中，通孔40h之間的距離Pl可以在例如約0. 01至約IOOOiim的范圍內。通孔40h的布置圖案不限于圖12所示的點陣布置，因此通孔40h可以形成另外的多邊形點陣布置，例如四邊形點陣布置或三角形點陣布置。在進行干蝕刻之后，對基板30的暴露部分進行濕蝕刻。就此而言，濕蝕刻是各向同性蝕刻，因此在通孔40h周圍橫向地進行。因而，底切由于濕蝕刻在第一緩沖層40a下面形成在通孔40h周圍，從而柱32的直徑被減小并且空的空間50形成在柱32周圍，如圖13所示。空的空間50通過經由濕蝕刻橫向擴展圖11所示的凹槽30g而形成。接觸孔40h可以為空的空間50的入口。空的空間50可以用氣體例如空氣填充。濕蝕刻可以進行直到柱32的目標(例如，最小)直徑達到期望的(或者，預定的)值。濕蝕刻可以在約10至約100°C的溫度進行約I秒至約5小時，可以使用包括HNA (HF: HNO3: CH3COOH=1:1:1)和DI的蝕刻劑。HNA和DI的比例可以在 約0.001:1至約10:1的范圍內。在完成濕蝕刻エ藝之后，柱32可以轉變為如圖14所示的氧化物柱34。氧化物柱34可以為硅氧化物柱。氧化物柱34可以通過熱氧化柱32而形成。熱氧化可以關于圖13所示的所得結構進行。熱氧化可以在當柱32被轉變為氧化物柱34的時間結束。將柱32轉變為氧化物柱34的エ藝可以在后面進行，例如在形成源電極70S和漏電極70D之前或之后或者在形成柵極70G之前或之后。熱氧化可以在例如熔爐中進行。熱氧化可以例如在約500至約1500°C的溫度在約0. 01至約760Torr的壓カ進行約0.1至約24小時。參照圖15，第二緩沖層40b形成在第一緩沖層40a上從而覆蓋通孔40h，第二緩沖層40b可以通過使用外延方法形成，從而形成緩沖層40。緩沖層40可以形成為具有包括兩個或更多層的多層結構，第三緩沖層(未示出)或更多緩沖層可以進一歩形成在第二緩沖層40b上。半導體疊層58形成在緩沖層40上。半導體疊層58可以通過使用例如外延方法形成。緩沖層40和半導體疊層58可以構成HEMT疊層60。為了形成HEMT疊層60，圖13或圖14所示的所得結構被裝載到例如金屬有機化學氣相沉積(MOCVD)裝置中以進行形成HEMT疊層60的エ藝。就此而言，第二緩沖層40b可以在水平方向上比在垂直方向上生長得更快。因此，第一緩沖層40a的通孔40h被第二緩沖層40b覆蓋并填充。在形成第二緩沖層40b之前，氮化物膜(例如，SiNx，未示出)可以在使用MOCVD的沉積エ藝中使用NH3氣體形成在空的空間50的表面上，從而在形成第二緩沖層40b時限制第二緩沖層40b的材料形成在空的空間50的表面上。
在形成半導體疊層58之后,源電極70S、漏電極70D和柵極70G形成在半導體疊層58上。源電極70S和漏電極70D可以同時形成。柵極70G可以在形成源電極70S和漏電極70D之前或之后形成。根據示例實施例，如圖16所示，在形成柱32之后，雜質32IP被離子注入到柱32中，雜質32IP可以為例如N、Ar、Fe、B、Mn、Ne、O、H、C、F或Cl。然后，可以對其進行退火。因而，柱32可以為如圖17所示的多晶硅柱36。在圖16中，第二緩沖層40b可以在進行離子注入之后形成。參照圖18，在形成多晶硅柱36之后，半導體疊層58可以形成在緩沖層40上，源電極70S、漏電極70D和柵極70G可以形成在半導體疊層58上。接下來，根據示例實施例，如圖19所示，在第一緩沖層40a形成在基板30上之后，掩模Ml可以形成在第一緩沖層40a上從而定義將要形成源電極70S的第一區域Al、將要形成漏電極70D的第二區域A2以及將要形成通孔40h的區域。然后，通孔40h如圖20所示通過使用干蝕刻法和濕蝕刻法形成在第一緩沖層40a中，接觸第一緩沖層40a的柱32形成在基板30中，從而在柱32的周圍形成空的空間50。通孔40h和空的空間50不形成在第一區域Al和第二區域A2中。通孔40h和空的空間50形成在第一區域Al與第二區域A2之間。然后， 參照圖21，第二緩沖層40b形成在第一緩沖層40a上從而覆蓋通孔40h。半導體疊層58形成在第二緩沖層40b上。源電極70S形成在半導體疊層58上從而對應于第一區域Al，漏電極70D形成在半導體疊層58上從而對應于第二區域A2。柵極70G形成在第一區域Al與第二區域A2之間的半導體疊層58上。圖22至圖24是示出根據示例實施例的制造HEMT的方法的截面圖。參照圖22，第一緩沖層40a形成在基板30上。掩模M2形成在第一緩沖層40a上從而暴露第一緩沖層40a的部分。掩模M2形成為暴露將要形成第一緩沖層40a的通孔40h的區域。此外，掩模M2可以形成為覆蓋第一緩沖層40a的對應于基板30的第三區域A3的區域。第三區域A3設置在第一區域Al與第二區域A2之間并與第一區域Al和第二區域A2間隔開。在隨后的エ藝中，柱32和空的空間50形成在對應于第三區域A3的相對側的區域中，而不在對應于第三區域A3的區域中。因而，第三區域A3可以是包括形成在源電極70S下面的柱32和空的空間50的區域與包括形成在漏電極70D下面的柱32和空的空間50的另一區域之間的邊界區域。在形成掩模M2之后，通孔40h如圖23所示形成在第一緩沖層40a中。形成柱32和空的空間50的エ藝可以與以上實施例中描述的相同。參照圖24，第二緩沖層40b形成在其中形成通孔40h的第一緩沖層40a上從而覆蓋通孔40h。半導體疊層58形成在第二緩沖層40b上。然后，源電極70S、漏電極70D和柵極70G形成在半導體疊層58上。柵極70G可以在用于形成源電極70S和漏電極70D的エ藝之前或之后形成。在根據示例實施例的制造HEMT的方法中，將柱32改變為氧化物柱34的エ藝可以在形成半導體疊層58的エ藝期間進行或者可以在形成電極的エ藝之前或之后進行，該電極最終將從柵極70G、源電極70S和漏電極70D當中形成。圖25示出在根據示例實施例制造HEMT期間在蝕刻基板30之后基板30和第一緩沖層40a的掃描電子顯微(SEM)圖像。在左邊的SEM圖像(在干蝕刻之后)中，干蝕刻已經依次對第一緩沖層40a和基板30進行。在右邊的SEM圖像(在濕蝕刻之后)中，干蝕刻已經對基板30和第一緩沖層40a進行，然后濕蝕刻已經對基板30進行。參照圖25，在左邊的SEM圖像中，連接基板30和第一緩沖層40a的柱32形成在其上已經進行了干蝕刻的基板30和第一緩沖層40a之間。右邊的SEM圖像中示出的柱32比左邊的SEM圖像中示出的柱32薄。在右邊的SEM圖像中，空的空間50形成在柱32之間。 同時，在根據示例實施例的HEMT中，當柵極70G形成在半導體疊層58上吋，凹陷65可以在柵極70G形成在第二疊層58b上之前形成在將要形成第二疊層58b的柵極70G的地方，如圖26所示。柵極70G可以形成為填充凹陷65。此外，如圖27所示，在氧化區域67形成在對應于第二疊層58b的柵極70G的區域中之后，柵極70G可以形成在氧化區域67上。氧化區域67可以是通過使用例如氧等離子體而氧化的區域。形成在凹陷65和氧化區域67下面的2DEG 69可以在包括2DEG 69的第一疊層58a中耗盡。因而，HEMT可以以增強模式(E模式)操作。代替形成凹陷65和氧化區域67，即使當柵極70G由p金屬柵極或氮化物柵極形成吋，HEMT也可以以E模式操作。圖28至圖30是示意地示出根據示例實施例的HEMT的結構的截面圖。圖28是示意地示出圖1的HEMT的結構的截面圖。在圖28中，形成在基板30與上疊層90之間的多個垂直條形柱80對應于圖1中描述的PIL層20的柱32。形成在垂直條形柱80之間的多個空的空間100對應于形成在柱32之間的空的空間50。上疊層90對應于包括緩沖層40和半導體疊層58的HEMT疊層60。垂直條形柱80可以是氧化物柱。圖29是示意地示出圖3的HEMT的結構的截面圖。基板30的設置在源電極70S和漏電極70D下面的部分區域82不包括垂直條形柱80和空的空間100，并對應于圖3的第一部分30A。圖30是示意地示出圖5的HEMT的結構的截面圖。PIL層20的形成在柵極70G下面的部分區域110對應于圖5的第二部分30B。圖31是示出圖28至圖30的形成在上疊層90上的結構的截面圖。因而，圖31僅示出上疊層90以及形成在上疊層90上的部件。形成在上疊層90下面的結構可以與圖28至圖30中示出的那些相同。參照圖31，源電極焊墊70SP和漏電極焊墊70DP形成在上疊層90上。源電極焊墊70SP和漏電極焊墊70DP彼此間隔開。P型材料層77P設置在上疊層90上以對應于在源電極焊墊70SP和漏電極焊墊70DP之間的區域。P型材料層77P包括P型摻雜劑。因此，設置在P型材料層77P下面的2DEG可以被耗盡。柵極70G形成在P型材料層77P上。源電極焊墊70SP、漏電極焊墊70DP、P型材料層77P和柵極70G被絕緣層200覆蓋。絕緣層200可以為例如硅氧化物層。用于暴露源電極焊墊70SP的第一接觸孔70hl和用于暴露漏電極焊墊70DP的第二接觸孔70h2形成在絕緣層200中。源電極70S填充第一接觸孔70hl，漏電極70D填充第二接觸孔70h2，兩者都設置在絕緣層200上。源電極70S和漏電極70D在絕緣層200上彼此間隔開，源電極70S可以設置為覆蓋柵極70G。在形成圖31所示的所得結構的エ藝中，源電極焊墊70SP和漏電極焊墊70DP形成在上疊層90上，P型材料層77P形成在源電極焊墊70SP和漏電極焊墊70DP之間。然而，エ藝的次序可以改變。例如，在柵極70G形成在P型材料層77P上之后，可以形成覆蓋源電極焊墊70SP、漏電極焊墊70DP、P型材料層77P和柵極70G的絕緣層200。然后，經由第一接觸孔70hl連接到源電極焊墊70SP的源電極70S和經由第二接觸孔70h2連接到漏電極焊墊70DP的漏電極70D可以形成在絕緣層200上。圖32A至圖32C是示出根據示例實施例的HEMT的截面圖。根據示例實施例，空的空間的尺寸可以通過改變第一緩沖層40a的通孔40h的直徑而在整個虛設絕緣層上改變。不同的掩模可以為步進器(st印per)或掃描器設計以將對于通孔40h來說具有直徑變化的圖案轉移到第一緩沖層40a。參照圖32A，根據示例實施例，HEMT可以具有虛設絕緣層，其具有的某些空的空間50a比其他的空的空間50b寬。較寬的空的空間50a可以通過比窄的空的空間50b的通孔Db寬的通孔Da來蝕刻。盡管圖32A示出在柵極70G下面的較寬的空的空間50a和在源電極70S和漏電極70D下面的較窄的空的空間50b，但是示例實施例不限于此。或者，參照圖32B，根據示例實施例的HEMT可以包括在源電極70S和漏電極70D下面的較寬的空的空間50a以及在較寬的空的空間50a之間的較窄的空的空間50b。在圖32A和32B所示的HEMT中的空的空間50a和50b的相對尺寸可以通過在形成空的空間50a和50b之前調節第一緩沖層40a中的通孔的直徑Da和Db而實現。參照圖32C，根據示例實施例的HEMT可以包括比其他的空的空間50b更寬且在深度上更深的空的空間50c。
應當理解，這里描述的示例實施例應當僅以描述性的含義來理解，而不是為了限制的目的。在一些示例實施例中的特征或方面的描述應當通常被認為可用于其他示例實施例中的其他類似特征或方面。盡管已經具體示出和描述了ー些示例實施例，但是本領域技術人員將理解，可以在其中進行形式和細節上的改變而不背離權利要求書的精神和范圍。本申請要求于2011年9月29日在韓國知識產權局提交的韓國專利申請No. 10-2011-0099234的優先權，其公開內容通過引用整體結合于此。
權利要求
1.一種高電子遷移率晶體管，包括基板；高電子遷移率晶體管疊層，與所述基板間隔開；以及虛設絕緣層，在所述基板與所述高電子遷移率晶體管疊層之間，所述虛設絕緣層包括具有不同相的至少兩種材料，并且所述虛設絕緣層定義空的空間，該空的空間在中間部分比在該空的空間的入口處更寬。
2.如權利要求1所述的高電子遷移率晶體管，其中具有不同相的所述至少兩種材料包括固體材料和非固體材料。
3.如權利要求2所述的高電子遷移率晶體管，其中所述固體材料是半導體材料，所述非固體材料是空氣。
4.如權利要求2所述的高電子遷移率晶體管，其中所述固體材料包括氧化物。
5.如權利要求1所述的高電子遷移率晶體管，其中具有不同相的所述至少兩種材料包括固體材料，并且該固體材料是彼此間隔開的多個柱。
6.如權利要求5所述的高電子遷移率晶體管，其中所述多個柱是氧化物柱和多晶硅柱中的一種。
7.如權利要求6所述的高電子遷移率晶體管，其中所述氧化物柱是單晶硅氧化物柱和多晶硅氧化物柱中的一種。
8.如權利要求1所述的高電子遷移率晶體管，其中具有不同相的所述至少兩種材料包括非固體材料，該非固體材料接觸所述高電子遷移率晶體管疊層的一部分和所述基板的一部分。
9.如權利要求8所述的高電子遷移率晶體管，其中所述基板的所述一部分在所述源電極和所述漏電極下面。
10.如權利要求8所述的高電子遷移率晶體管，其中所述基板的所述一部分在所述高電子遷移率晶體管疊層的上表面的位于所述源電極與所述漏電極之間的部分下面。
11.如權利要求1所述的高電子遷移率晶體管，其中所述高電子遷移率晶體管疊層包括在所述虛設絕緣層上的緩沖層；第一疊層，在所述緩沖層上并包括二維電子氣(2DEG)；第二疊層，具有比所述第一疊層更大的極化；以及源電極、漏電極和柵極，在所述第二疊層上。
12.如權利要求11所述的高電子遷移率晶體管，其中所述緩沖層包括依次堆疊的第一緩沖層和第二緩沖層，所述第一緩沖層定義多個通孔。
13.如權利要求12所述的高電子遷移率晶體管，其中所述第二緩沖層是化合物半導體層，該化合物半導體層具有超晶格層和根據所述第二緩沖層的厚度而改變的鋁(Al)梯度分布兩者之一。
14.如權利要求11所述的高電子遷移率晶體管，還包括在所述柵極與所述第二疊層之間的P型材料層。
15.一種高電子遷移率晶體管，包括基板；虛設絕緣層，包括在所述基板上的彼此間隔開的多個柱，該虛設絕緣層定義至少一個空的空間，該空的空間在中間部分比在該空的空間的頂部寬；以及高電子遷移率晶體管疊層，在所述虛設絕緣層上。
16.如權利要求15所述的高電子遷移率晶體管，其中所述虛設絕緣層的所述至少一個空的空間用空氣填充。
17.如權利要求16所述的高電子遷移率晶體管，其中所述多個柱是單晶硅柱、多晶硅柱和氧化物柱之一。
18.如權利要求15所述的高電子遷移率晶體管，其中所述虛設絕緣層定義多個空的空間，所述高電子遷移率晶體管疊層包括在所述虛設絕緣層上的第一緩沖層，所述第一緩沖層定義多個通孔，所述第一緩沖層的多個通孔的每個交疊所述虛設絕緣層的所述多個空的空間中的一個，并且所述高電子遷移率晶體管疊層還包括在所述第一緩沖層上的半導體疊層，所述半導體疊層在所述第一緩沖層的所述多個通孔之上水平地延伸。
19.如權利要求18所述的高電子遷移率晶體管，其中所述第一緩沖層的所述多個通孔的平均寬度小于所述虛設絕緣層的所述空的空間的中間部分的平均寬度。
20.如權利要求18所述的高電子遷移率晶體管，還包括第二緩沖層，在所述第一緩沖層和所述虛設絕緣層的所述多個空間兩者中的至少一個與所述半導體疊層之間。
21.如權利要求20所述的高電子遷移率晶體管，其中所述第二緩沖層是化合物半導體層，該化合物半導體層具有超晶格層和根據所述第二緩沖層的厚度而改變的鋁(Al)梯度分布兩者之一。
22.如權利要求15所述的高電子遷移率晶體管，其中所述高電子遷移率晶體管疊層包括半導體疊層，在所述多個柱和所述虛設絕緣層的所述至少一個空的空間上橫向延伸； 柵極，在所述半導體疊層的上表面的第一區域上，源電極，在所述半導體疊層的所述上表面的第二區域上，漏電極，在所述半導體疊層的所述上表面的第三區域上，且所述源電極、所述柵極和所述漏電極彼此間隔開。
23.如權利要求22所述的高電子遷移率晶體管，其中所述源電極和所述柵極暴露所述半導體疊層的所述上表面的第四區域，該第四區域設置在所述半導體疊層的上表面的所述第二區域與所述第一區域之間，所述柵極和所述漏電極暴露所述半導體疊層的所述上表面的第五區域，該第五區域設置在所述半導體疊層的所述第一區域和所述第三區域之間，所述半導體疊層的所述上表面的第四區域的寬度小于或等于所述半導體疊層的所述上表面的第五區域的寬度。
24.如權利要求23所述的高電子遷移率晶體管，其中所述虛設絕緣層的所述多個柱包括彼此間隔開的第一柱、第二柱以及中間柱，所述虛設絕緣層的所述第一柱在所述半導體疊層的上表面的所述第二區域和所述第四區域中的至少一個的至少一部分下面，所述虛設絕緣層的所述第二柱在所述半導體疊層的上表面的所述第三區域和所述第五區域中的至少一個的至少一部分下面，所述虛設絕緣層的中間柱在所述第一柱與所述第二柱之間。
25.如權利要求24所述的高電子遷移率晶體管，其中所述虛設絕緣層的第一柱的寬度大約等于所述虛設絕緣層的所述中間柱和所述第二柱中的至少一個的寬度。
26.如權利要求24所述的高電子遷移率晶體管，其中所述虛設絕緣層的第一柱的寬度大于所述虛設絕緣層的所述中間柱和所述第二柱中的至少一個的寬度。
27.如權利要求24所述的高電子遷移率晶體管，其中所述虛設絕緣層的中間柱的寬度不同于所述虛設絕緣層的所述第一柱和所述第二柱中的至少一個的寬度。
28.如權利要求24所述的高電子遷移率晶體管，其中所述虛設絕緣層包括在所述虛設絕緣層的所述第一柱和所述第二柱之間的彼此間隔地布置的多個中間柱。
29.如權利要求24所述的高電子遷移率晶體管，其中所述虛設絕緣層定義多個空的空間，所述高電子遷移率晶體管疊層包括在所述虛設絕緣層上的第一緩沖層，所述第一緩沖層定義多個通孔，并且所述第一緩沖層的所述多個通孔的每個交疊所述虛設絕緣層的多個空的空間之一。
30.如權利要求24所述的高電子遷移率晶體管，其中所述虛設絕緣層的所述中間柱的寬度大于由所述虛設絕緣層定義的所述多個空的空間中的至少一個的中間部分的寬度。
31.如權利要求24所述的高電子遷移率晶體管，其中所述中間柱的寬度小于由所述虛設絕緣層定義的所述多個空的空間中的至少一個的中間部分的寬度。
32.如權利要求24所述的高電子遷移率晶體管，其中所述第一柱的寬度大于由所述虛設絕緣層定義的所述多個空的空間中的至少一個的中間部分的寬度。
全文摘要
本發明提供了高電子遷移率晶體管(HEMT)，包括基板；HEMT疊層，與基板間隔開；以及虛設絕緣層(PIL)，設置在基板與HEMT疊層之間。PIL層包括具有不同相的至少兩種材料。PIL層定義空的空間，該空的空間在中間部分比在該空的空間的入口處更寬。
文檔編號H01L21/335GK103035705SQ20121036710
公開日2013年4月10日 申請日期2012年9月28日 優先權日2011年9月29日
發明者金峻淵, 李在垣, 崔孝枝 申請人:三星電子株式會社