背景技術：

1、電子電路通常包括晶體管，晶體管是用作電子開關的器件，用于調節或控制電路部分的電流流動。一種類型的晶體管是場效應晶體管，其中將電壓施加到柵極端子以導通和關閉晶體管。半導體溝道區域設置在漏極端子和源極端子之間。當晶體管導通時，電流流經源極端子和漏極端子之間的半導體溝道區域。當晶體管關閉時，較小電流或沒有電流流經源極端子和漏極端子之間的半導體溝道區域。柵極端子設置在源極端子和漏極端子之間的半導體溝道區域上方。柵極端子上的電壓會產生一個場，該場會影響半導體溝道區域是否導電，因此稱為“場效應晶體管”。

2、硅在傳統意義上用于制造晶體管。然而，更寬帶隙半導體材料可用于制造比硅晶體管傳導更高功率且運行效率更高的晶體管。碳化硅(sic)、氮化鋁(aln)、氧化鋅(zno)和砷化鎵(gaas)都是可用于電力電子學的寬帶隙半導體材料的示例。使用這種更寬帶隙半導體材料的一種方法是形成兩層不同的半導體材料，兩者之間形成異質結。

3、這兩種半導體材料可能具有足夠不同的帶隙，因此當聚集在一起時，連接的帶隙會下降到溝道層內的費米能級以下。這說明電子可以在該區域內自由流動。該區域的深度較薄，并形成一個平行于溝道區域的上表面的平面。因此，該區域被稱為“二維電子氣體”(或“2deg”)(強調“二維”)以強調其平面形式。此外，由于該區域中電子的高遷移率，因此該區域也被稱為“二維電子氣”(強調“電子氣”)。因此，2deg具有高導電性。2deg可以形成電阻相對較低的功率半導體的溝道區域，以允許大量電流通過。

4、晶體管的一個重要特征是晶體管在飽和模式下工作時所允許的電流最大。此特征稱為飽和電流(有時縮寫為“idsat”)。晶體管的idsat越高，晶體管在飽和模式下工作時允許的電流就越大。這在高壓應用中可能特別可取，因為晶體管能夠在高壓下傳輸電流，這說明晶體管可以更有效地傳輸功率。

5、晶體管可能會出現漏電流，漏電流是晶體管關閉時流過的不需要或不希望出現的電流。隨著時間的推移，漏電流可能會導致晶體管性能下降。晶體管中的漏電流有多種潛在路徑。一個示例是所謂的“襯底漏電”或“垂直漏電”，當電流流過晶體管的襯底接地時，就會發生這種情況。襯底漏電可能是由于襯底存在缺陷、材料存在瑕疵，或者由于電場過高而導致電流在襯底中產生非預期的路徑所引起的。

6、本文所述主題并不局限于解決任何缺點或僅在如上所述等環境中運行的示例。相反，此處提供的背景只是為了說明本發明的一些實施例可能應用的示例技術領域。

技術實現思路

1、本
技術實現要素：
旨在以簡化的形式介紹以下詳細描述中進一步闡述的若干概念。本發明內容并非旨在指出所主張主題的關鍵特征或必要特征，也不旨在用作確定所主張主題范圍的輔助工具。

2、本文所述的實施例涉及包括偏置襯底的晶體管結構。例如，晶體管結構包括：勢壘半導體層；以及溝道半導體層，該溝道半導體層緊鄰勢壘半導體層下方，以與勢壘半導體層形成異質結界面，異質結在溝道半導體層內誘導出二維電子氣(2deg)。源極觸點和漏極觸點均與2deg發生導電接觸。柵極端子靠近2deg，使得施加到柵極端子的電壓控制2deg在源極觸點和漏極觸點之間是否連續。

3、半導體襯底位于溝道半導體層和勢壘半導體層下方并與之剛性耦合。例如，溝道層和勢壘半導體層可以在半導體襯底所支撐的層上外延生長。襯底接觸層設置在半導體襯底的正下方。襯底接觸層與源極觸點電氣斷開，以便向襯底接觸層施加與源極觸點不同的電壓。晶體管結構還包括偏置電路，該偏置電路被配置為使襯底接觸層發生偏置。因此，襯底可能會偏置到與源極端子不同的電壓。

4、換句話說，晶體管結構包含一個四端子晶體管，這些端子是1)源極觸點；2)漏極觸點；3)柵極端子；以及4)襯底。這與僅包括源極觸點、漏極觸點和柵極端子的三端子器件形成了對比。在以往的晶體管結構中，襯底與源極觸點短路，因此不能將襯底視為另一個端子。使用襯底作為第四端子具有許多潛在優勢。

5、例如，通過使襯底發生偏置，可以調整晶體管結構遇到的垂直電場。例如，通過減弱垂直電場，減少了驅動垂直漏電的動力，由此減少了自身垂直漏電，從而防止了對晶體管結構的損害，節省了功率，并延長了晶體管結構的使用壽命。替代地或附加地，垂直電場的減弱能夠減小晶體管結構的厚度，和/或使得施加到漏極的電壓得以增加。

6、此外，控制襯底偏置可以控制2deg的電荷。例如，通過增加2deg的電荷，可以增加晶體管結構的飽和電流，從而傳輸更多的功率。替代地或附加地，這種改進的飽和電流可以使晶體管的尺寸更小。減小晶體管的尺寸說明可以在單個晶圓上制造更多的晶體管。此外，由于減小了晶體管的面積，制造缺陷的機會也隨之減少，因此良率可能會相應增加。也就是說，有可能降低晶圓上不可用或有缺陷的晶體管的百分比。此外，控制襯底偏置可以同時提高晶體管的動態和靜態導通電阻。

7、接下來的描述中還將介紹其他功能和優點，其中一些功能和優點將從描述中顯而易見，或者可以通過實踐本發明的教導來學習。本發明的特征和優點可以通過所附權利要求中特別指出的儀器和組合來實現和獲得。本發明的特點將在以下描述和所附權利要求中更為明顯，或者可以通過以下所述的發明實踐來學習。

技術特征：

1.一種晶體管結構，包括：

2.根據權利要求1所述的晶體管結構，其中，所述半導體襯底為硅襯底。

3.根據權利要求1所述的晶體管結構，其中，所述勢壘半導體層為algan層，所述溝道半導體層為gan層。

4.根據權利要求1所述的晶體管結構，其中，所述漏極觸點通過與所述2deg的直接接觸而與所述2deg導電接觸，所述源極觸電通過與所述2deg的直接接觸而與所述2deg導電接觸。

5.根據權利要求1所述的晶體管結構，其中，所述偏置電路被配置為通過向所述襯底接觸層施加正偏置電壓來使所述半導體襯底發生偏置，所述正偏置電壓相對于施加到源極端子的源極電壓為正。

6.根據權利要求5所述的晶體管結構，其中，所述正偏置電壓相對于源極電壓為固定正電壓。

7.根據權利要求5所述的晶體管結構，其中，所述正偏置電壓根據所述晶體管結構的狀態選擇性地施加。

8.根據權利要求5所述的晶體管結構，其中，所述正偏置電壓會根據所述晶體管結構的狀態而變化。

9.根據權利要求5所述的晶體管結構，其中，所述偏置電路被配置為使所述正偏置電壓對所述半導體襯底的最大電壓超過40伏。

10.根據權利要求1所述的晶體管結構，其中，所述偏置電路包括：

11.根據權利要求1所述的晶體管結構，其中，所述偏置電路還被配置為使所述半導體襯底接觸層發生偏置，所述偏置電路通過引線連接到所述半導體襯底接觸層。

12.根據權利要求1所述的晶體管結構，其中，所述偏置電路與所述襯底直接接觸。

13.根據權利要求1所述的晶體管結構，其中，所述溝道半導體層和所述勢壘半導體層由外延堆棧外延沉積在所述半導體襯底上形成，所述溝道半導體層和所述勢壘半導體層由所述外延堆棧的一部分形成，所述偏置電路則由所述外延堆棧的另一部分形成。

14.根據權利要求1所述的晶體管結構，其中，所述溝道半導體層和所述勢壘半導體層由外延堆棧外延沉積在所述半導體襯底上形成，所述溝道半導體層和所述勢壘半導體層由所述外延堆棧的一部分形成，所述偏置電路與所述外延堆棧分開設置并且彼此不同，所述偏置電路與所述外延堆棧耦合。

技術總結
提供了一種晶體管結構，包括偏置襯底。該晶體管結構包括：勢壘半導體層；以及溝道半導體層，該溝道半導體層緊鄰勢壘半導體層下方，以與勢壘半導體層形成異質結界面，異質結在溝道半導體層內誘導出二維電子氣(2DEG)。半導體襯底位于溝道半導體層和勢壘半導體層下方并與之剛性耦合。襯底接觸層設置在半導體襯底的正下方。襯底接觸層與源極觸點電氣斷開，以便向襯底接觸層施加與源極觸點不同的電壓。偏置電路被配置為使襯底接觸層發生偏置。

技術研發人員：伊曼·阿卜達利·馬什哈迪,穆罕默德·巴扎吉,維內特·烏尼,托馬斯·威廉·麥塞爾威,阿比南丹·海曼特·迪克西特,馬可·A·祖尼加
受保護的技術使用者：英飛凌科技加拿大公司
技術研發日：
技術公布日：2025/4/24