本發明涉及半導體薄膜沉積領域，具體而言涉及一種半導體結構及其制備方法。

背景技術：

1、相關技術中，例如環繞柵晶體管的半導體結構其通常需要先在襯底上形成第一隔離層/柵極材料層/第二隔離的堆疊結構，然后通過光刻和各向異性刻蝕工藝(例如干法刻蝕中的等離子體刻蝕)刻蝕堆疊結構形成貫穿堆疊結構的溝槽，之后在溝槽的側壁上依次形成柵極氧化層和多晶硅保護層，之后刻蝕溝槽底部的柵極氧化層和多晶硅保護層以暴露出襯底，再在溝槽的側壁和底部上沉積溝道層(例如磷摻雜的非晶硅薄膜)?，F有技術中，由于需要刻蝕形成的溝槽具有一定的深度，在各向異性刻蝕溝槽時的底部時，會因為刻蝕劑(例如等離子體)難以到達使得形成溝槽底部的特征尺寸小于頂部的特征尺寸，所以通常形成的溝槽成倒梯形，這也使得形成的溝道層在溝槽底部位置處會出現“瓶頸”現象，即在溝槽底部的部分區域的溝道層的厚度過薄，增加了電阻，形成溝道導電瓶頸，并且，倒梯形的結構使電場分布發生變化，柵極電場對溝槽底部區域的溝道層的控制能力下降，進而導致制備的環繞柵晶體管的飽和電流降低、性能變差。

技術實現思路

1、在
技術實現要素：
部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

2、針對目前存在的問題，根據本申請一方面提供了一種半導體結構制備方法，所述制備方法包括：

3、提供半導體襯底；

4、在所述半導體襯底上形成第一隔離層，其中，所述第一隔離層包括依次層疊在所述半導體襯底上的至少兩層子隔離層；其中，在垂直于所述半導體襯底的方向上，在特定的刻蝕條件下，離所述半導體襯底最遠的所述子隔離層的刻蝕速率小于其他所述子隔離層的刻蝕速率；

5、在所述第一隔離層上依次沉積形成柵極層和第二隔離層；

6、采用光刻和刻蝕工藝，形成貫穿所述第二隔離層、所述柵極層和所述第一隔離層的溝槽，其中，在所述溝槽貫穿所述第一隔離層的部分中，位于所述第一隔離層遠離所述半導體襯底的端面部位的溝槽尺寸最小。

7、示例性地，在垂直于所述半導體襯底的方向上，在特定的刻蝕條件下，離所述半導體襯底越遠的所述子隔離層的刻蝕速率越小，離所述半導體襯底越近的所述子隔離層的刻蝕速率越大，形成的所述溝槽貫穿所述第一隔離層的部分的截面形狀為正梯形，所述截面與所述半導體襯底的表面垂直。

8、示例性地，離所述半導體襯底最遠的所述子隔離層的材質為氮化硅，且其他所述子隔離層中至少一層所述子隔離層的材質為硼摻雜的氮化硅。

9、示例性地，離所述半導體襯底最遠的所述子隔離層的材質為氮化硅，且其他所述子隔離層中至少一層所述子隔離層的材質為碳和氧中的至少一種摻雜的氮化硅。

10、示例性地，所述第一隔離層包括在所述半導體襯底上依次層疊的第一子隔離層、第二子隔離層和第三子隔離層，其中，所述第一子隔離層和第二子隔離層的材質均為硼摻雜的氮化硅，所述第三子隔離層的材質為氮化硅，所述第一子隔離層中的硼的摻雜濃度大于所述第二子隔離層中的硼的摻雜濃度。

11、示例性地，離所述半導體襯底最近的所述子隔離層的材質為氧化硅，且其他所述子隔離層中至少一層所述子隔離層的材質為氮化硅。

12、示例性地，其他所述子隔離層的材質均為氮化硅且每層所述子隔離層中氮化硅的致密性不同，其中，離所述半導體襯底最遠的所述子隔離層中氮化硅的致密性最高。

13、示例性地，其他所述子隔離層的材質均為氮化硅且均通過等離子體增強化學氣相沉積工藝制備，在控制其他沉積參數不變時通過調節工藝過程中的等離子體的功率大小控制生長的氮化硅的致密性，其中，等離子體的功率越大時生長的氮化硅的致密性越低，等離子體的功率越小時生長的氮化硅的致密性越高。

14、示例性地，其他所述子隔離層的材質均為氮化硅，且離所述半導體襯底越遠的所述子隔離層中氮化硅的致密性越高，離所述半導體襯底越近的所述子隔離層中氮化硅的致密性越低。

15、本申請另一方面提供一種半導體結構，所述半導體結構采用上述的制備方法制備而成，所述半導體結構包括：

16、半導體襯底；

17、第一隔離層，設置于所述半導體襯底上，其中，所述第一隔離層包括層疊在所述半導體襯底上的至少兩層子隔離層；

18、柵極層，設置于所述第一隔離層上；

19、第二隔離層，設置于所述柵極層上；

20、溝槽，貫穿所述第二隔離層、所述柵極層和所述第一隔離層，其中，在所述溝槽貫穿所述第一隔離層的部分中，位于所述第一隔離層遠離所述半導體襯底的端面部位的溝槽尺寸最小。

21、本申請的半導體結構及其制備方法，通過在半導體襯底上形成第一隔離層，第一隔離層包括層疊設置的至少兩層子隔離層，且在垂直于半導體襯底的方向上，子隔離層的刻蝕速率不同，由于刻蝕速率不同，可以實現刻蝕后的溝槽在第一隔離層遠離半導體襯底的端面部位的溝槽尺寸最小，而在其他部位則均大于此處溝槽的尺寸，特別是，使溝槽相對該端面部位更靠近半導體襯底的部分其尺寸增大，使倒梯形結構得到優化，更加有利于溝道層的沉積，因此，使得現有技術中溝槽底部出現“瓶頸”位置處的溝道層的厚度增加，從而降低了電阻，避免或減少了導電瓶頸的出現，并且本申請實施例可以根據子隔離層的刻蝕速率不同以實現溝槽底部橫向擴大，橫向擴大后的溝槽底部可以使溝道的底部離電場更近，提高環繞柵極對溝道的控制能力，進而增加了晶體管的飽和電流并使其性能得到提升。

技術特征：

1.一種半導體結構的制備方法，其特征在于，所述制備方法包括：

2.如權利要求1所述的制備方法，其特征在于，在垂直于所述半導體襯底的方向上，在特定的刻蝕條件下，離所述半導體襯底越遠的所述子隔離層的刻蝕速率越小，離所述半導體襯底越近的所述子隔離層的刻蝕速率越大，形成的所述溝槽貫穿所述第一隔離層的部分的截面形狀為正梯形，所述截面與所述半導體襯底的表面垂直。

3.如權利要求1所述的制備方法，其特征在于，離所述半導體襯底最遠的所述子隔離層的材質為氮化硅，且其他所述子隔離層中至少一層所述子隔離層的材質為硼摻雜的氮化硅。

4.如權利要求1所述的制備方法，其特征在于，離所述半導體襯底最遠的所述子隔離層的材質為氮化硅，且其他所述子隔離層中至少一層所述子隔離層的材質為碳和氧中的至少一種摻雜的氮化硅。

5.如權利要求3所述的制備方法，其特征在于，所述第一隔離層包括在所述半導體襯底上依次層疊的第一子隔離層、第二子隔離層和第三子隔離層，其中，所述第一子隔離層和第二子隔離層的材質均為硼摻雜的氮化硅，所述第三子隔離層的材質為氮化硅，所述第一子隔離層中的硼的摻雜濃度大于所述第二子隔離層中的硼的摻雜濃度。

6.如權利要求1所述的制備方法，其特征在于，離所述半導體襯底最近的所述子隔離層的材質為氧化硅，且其他所述子隔離層中至少一層所述子隔離層的材質為氮化硅。

7.如權利要求6所述的制備方法，其特征在于，其他所述子隔離層的材質均為氮化硅且每層所述子隔離層中氮化硅的致密性不同，其中，離所述半導體襯底最遠的所述子隔離層中氮化硅的致密性最高。

8.如權利要求7所述的制備方法，其特征在于，其他所述子隔離層的材質均為氮化硅且均通過等離子體增強化學氣相沉積工藝制備，在控制其他沉積參數不變時通過調節工藝過程中的等離子體的功率大小控制生長的氮化硅的致密性，其中，等離子體的功率越大時生長的氮化硅的致密性越低，等離子體的功率越小時生長的氮化硅的致密性越高。

9.如權利要求6所述的制備方法，其特征在于，其他所述子隔離層的材質均為氮化硅，且離所述半導體襯底越遠的所述子隔離層中氮化硅的致密性越高，離所述半導體襯底越近的所述子隔離層中氮化硅的致密性越低。

10.一種半導體結構，其特征在于，采用如權利要求1-9中任意一項所述的制備方法制備而成，所述半導體結構包括：

技術總結
本申請公開一種半導體結構及其制備方法，該制備方法包括：提供半導體襯底；在半導體襯底上形成第一隔離層，第一隔離層包括依次層疊在半導體襯底上的至少兩層子隔離層；在垂直于半導體襯底的方向上，在特定的刻蝕條件下，離半導體襯底最遠的子隔離層的刻蝕速率小于其他子隔離層的刻蝕速率；在第一隔離層上依次沉積形成柵極層和第二隔離層；形成貫穿第二隔離層、柵極層和第一隔離層的溝槽，其中，在溝槽貫穿第一隔離層的部分中，位于第一隔離層遠離半導體襯底的端面部位的溝槽尺寸最小。本申請能夠在刻蝕后使溝槽底部的倒梯形結構得到優化，降低了電阻，還提高了柵極對溝道的控制能力，從而增加了晶體管的飽和電流，進而使晶體管的性能得到提升。

技術研發人員：張強,王宏付
受保護的技術使用者：深圳市章閣儀器有限公司
技術研發日：
技術公布日：2025/4/28