專利名稱：半導體存儲裝置以及半導體存儲元件的制作方法
技術領域：
本發明涉及半導體存儲裝置以及半導體存儲元件。特別是涉及非易失性半導體存儲裝置以及半導體存儲元件。
背景技術：
非易失性的存儲器被用于各種各樣的用途，例如作為IC卡等的數據存儲或者作為模擬電路的調諧(tuning)來使用。這種非易失性存儲器所需要的存儲容量不大，在數據存儲中為數千比特至數百千比特就足夠，而在調諧中則數十比特就足夠。若這種存儲容量較小的非易失性存儲器以通常的CMOS工藝來進行制作的話，由于能夠在一個芯片上混載CMOS和非易失性存儲器而不會增加制造工序，所以能夠將成本抑制得較低。在專利文獻I中，公開了以CMOS工藝所形成的非易失性半導體裝置。在此專利中，把具有浮動柵的P溝道MOS晶體管作為非易失性半導體元件，并通過熱電子將電子注入到浮動柵。作為電子的注入方法，除此之外還有FN隧穿(Fowler-Nordheim Tunneling)注入及N溝道MOS晶體管的熱電子注入，但它們與P溝道非易失性半導體元件相比均需要提高控制柵電壓。即，P溝道非易失性半導體元件在能以較低的控制柵電壓來進行寫入這一點上具有優越性。進而，控制柵電壓較低就意味著施加在柵極氧化膜的的電場較小，所以在柵極氧化膜的可靠性這一點上也占據優勢。現有技術文獻
專利文獻1:日本專利公開特表2005-533372號公報。但是，P溝道非易失性半導體元件的問題是寫入時的控制柵電壓的最佳值根據其閾值電壓而變化。寫入時的控制柵電壓的最佳值根據晶體管的閾值電壓而變化是因為通過漏極雪崩熱電子(DAHE)來進行寫入的緣故，DAHE在晶體管為飽和狀態時，也就是在溝道夾斷的狀態下發生，夾斷點的位置離漏極端越遠DAHE就發生得越多。也就是說，DAHE發生得較多的條件是(1)漏極一源極間的絕對值的電壓較高；(2)控制柵一源極間的絕對值的電壓與從控制柵來看的絕對值的閾值電壓之差為大于0的值且接近于O。寫入時的控制柵電壓的最佳值根據晶體管的閾值電壓而變化就是源于(2 )。根據閾值電壓對控制柵電壓進行控制，就需要控制控制柵電壓的電路及監視閾值電壓的電路，將會招致外圍電路的增大所以并非上策。另外，較高地設定漏極電壓，則會消除上述在寫入時能夠較低地設定控制柵電壓這一優點，仍然并非上策。根據以上說明，問題是若在寫入時控制柵電壓偏離最佳值，就有寫入量不充分而發生寫入不良的可能性。另外，即便控制柵電壓為對寫入而言最佳的值，電子因寫入而被注入到浮動柵，由此從控制柵來看的閾值電壓將會變化。也就是說，由于控制柵電壓偏離對寫入而言最佳的值，所以就有可能未進行充分的寫入。進而，即便從控制柵取走電子的擦除動作不充分或者過剩，仍會由于控制柵電壓偏離對寫入而言最佳的值，而有可能未進行充分的寫入 。發明內容
本發明就是鑒于以上所述的問題點而完成的，其目的是提供如下的非易失性半導體元件，即在P溝道非易失性半導體中，不使元件的面積增大，且即便不對控制柵電壓進行控制也能夠以低電壓大幅地增加寫入量，另外，還能夠穩定地進行充分的寫入。為了解決上述課題，在本發明中，
提供一種半導體存儲裝置，具有多個具有源電極、漏電極、浮動柵電極的半導體存儲元件，上述半導體存儲元件各自的源電極、漏電極以及上述浮動柵電極分別短路，上述半導體存儲元件各自具有不同的閾值電壓。另外，提供一種半導體存儲元件，是一種MOS晶體管，其具有形成在第一導電型的半導體襯底上的第二導電型的第一半導體層；在上述第一半導體層上隔著絕緣膜而設置的浮動柵；形成在上述浮動柵下部的上述第一半導體層的表面的溝道區域；以與上述溝道區域接觸的方式設置在上述第一半導體層上的第一導電型的源區域以及漏區域，上述溝道區域具有兩種以上的載流子濃度分布。另外，提供一種半導體存儲元件，這是一種MOS晶體管，其具有形成在第一導電型的半導體襯底上的第二導電型的第一半導體層；在上述第一半導體層上隔著絕緣膜所設置的浮動柵；形成在上述浮動柵下部的上述第一半導體層的表面的溝道區域；以與上述溝道區域接觸的方式設置在上述第一半導體層上的第一導電型的源區域以及漏區域，處于上述溝道區域上的上述浮動柵具有第一導電型和第二導電型這兩種導電型。另外，提供一種第一導電型為P型，第二導電型為N型，半導體存儲元件為P溝道MOS晶體管的半導體存儲元件。另外，提供一種具有上述半導體存儲元件的半導體存儲裝置半導體存儲裝置。根據本發明，能夠提供如下的非易失性半導體元件，即不使元件的面積增大，且即便不對控制柵電壓進行控制也能以低電壓大幅地增加寫入量，另外，還能穩定地進行充分的寫入。


圖1是用于說明本發明實施例所涉及的非易失性半導體元件之構成的示意性透視平面圖。圖2是圖1所示的非易失性半導體元件的A-A’間的示意性截面圖。圖3是圖1所示的非易失性半導體元件的B-B’間的示意性截面圖。圖4是用于說明本發明實施例的其他形態所涉及的非易失性半導體元件之構成的示意性截面圖。圖5是用于說明本發明實施例的其他形態所涉及的非易失性半導體元件之構成的示意性截面圖。圖6是用于說明本發明實施例所涉及的P溝道非易失性半導體元件的利用熱電子注入的寫入動作的圖。圖7是用于說明本發明實施例所涉及的P溝道非易失性半導體元件的讀出動作的圖。
圖8是用于說明本發明實施例所涉及的P溝道非易失性半導體元件的使用了控制柵的擦除動作的圖。圖9是用于說明本發明實施例所涉及的P溝道非易失性半導體元件的使用了 PMOS晶體管的擦除動作的圖
附圖標記說明
I P型半導體襯底；2 N型阱；2a第一 N型阱；2b第二 N型阱；3溝道區域；3a第一溝道區域；3b第二溝道區域；4氧化膜；4a柵極氧化膜；4b第一控制柵極氧化膜；4c 場氧化膜；4d 第二控制柵極氧化膜；5 柵電極；5a 第一柵電極(浮動柵)；5b第二柵電極(控制柵);5c P+柵電極；5d N+柵電極；6 P+擴散層區域；6a P+擴散漏區域；6b P+擴散源區域；7 N+擴散層區域；7a第一 N型阱的阱接觸區域；7b第二 N型阱的阱接觸區域；8層間絕緣膜；9接觸；10電極；IOa控制柵電極；IOb漏電極；IOc源電極。
具體實施例方式下面，使用附圖詳細地說明本發明所涉及的實施方式。在圖1中示出本發明的第一實施方式中的非易失性半導體元件的平面示意圖。另夕卜，分別在圖2和圖3中示出圖1中的A-A’截面示意圖和B-B’截面示意圖。在P型半導體襯底I上形成有N型阱層2a、2b。N型阱2a、2b由在P型半導體襯底I及其表面部上形成的元件分離用的場氧化膜4c電分離。在N型阱2a的表面附近形成有與PMOS晶體管關聯的要素 ，6a是P+擴散漏區域，6b是P+擴散源區域，7a是N+擴散阱接觸區域，5a是柵電極。在柵電極5a和N型阱2a之間形成有柵極氧化膜4a，載流子濃度不同的兩個溝道區域3a、3b沿著源一漏方向并列形成在柵電極下部的N型阱2a的表面。溝道區域的載流子濃度有兩種，從而PMOS晶體管就具有兩個閾值電壓。在N型阱2b的表面附近，N+擴散阱接觸區域7b、柵電極5a和N型阱2b之間形成有氧化膜4b。柵電極5a由例如多晶硅以PMOS晶體管的柵極直至N型阱2b表面的氧化膜4b的上部連續的方式進行延伸而形成。柵電極5a與其他布線不連接而在電位上成為浮動，形成浮動柵電極。另外，由于N型阱2b和柵電極5a隔著氧化膜4b而電容耦合，所以可根據N型阱2b的電位來控制柵電極5a的電位，N型阱2b起到作為控制柵的作用。在柵電極5a及場氧化膜4c等的上部，例如通過磷玻璃而形成層間絕緣膜8，進而，在P+擴散層區域6 (6a、6b)、N+擴散層區域7 (7a、7b)的上部，例如通過鎢而形成用于連接電極的接觸區域9，進而，例如通過金屬布線而分別形成控制柵電極10a、PMOS漏電極10b、PMOS源電極10c。這里，使用阱層作為控制柵，但還可以如圖4所示，隔著氧化膜4d在柵電極5a之上配置例如由多晶硅所形成的第二柵電極5b，并作為控制柵來使用。另外，若是不需要擦除的非易失性半導體則還可以沒有控制柵。另外，雖然通過使溝道區域的載流子濃度為兩種來形成具有兩種閾值電壓的PMOS晶體管，但還可以如圖5所示，通過使P+柵電極5c、N+柵電極5d在源一漏方向上并列連續而形成，并以P+柵電極5c和N+柵電極5d的接合面位于溝道區域上部的方式進行配置，也能夠根據功函數之差而形成具有兩種閾值電壓的PMOS晶體管。進而，還可以通過使用上面的兩種方法，形成具有更多的閾值電壓的PMOS晶體管。接著，說明P溝道非易失性半導體元件的寫入動作原理。在寫入動作原理中有漏極雪崩熱電子(DAHE)注入和FN隧穿(FN)注入，但因本發明是利用基于DAHE注入的寫入，故僅說明基于DAHE注入的寫入。首先，參照圖6就溝道區域的載流子濃度為一種時的DAHE注入下的寫入進行說明。在圖6中，省略電極10 (10a、10b、10c)進行記載，但標記與圖1、2、3相同的標號并省略詳細的說明。圖6與圖2、3的不同只是作為溝道區域的載流子的電子或者空穴之有無，其他相同。通過將P+擴散漏區域6a上所連接的電極IOb的電壓設為0V，并將P+擴散源區域6b以及N+擴散區域7a上所連接的電極IOc保持于正的高電壓，將N+擴散區域7b上所連接的控制柵電極IOa保持于正的中電壓，就在N型阱2a與柵極氧化膜4a的界面以及N型阱2b與氧化膜4b的界面上形成反型層。此時，在柵電極5a上產生取決于前者的反型層和柵電極5a之間的靜電電容與后者的反型層和柵電極5a之間的靜電電容之比的正的中電壓。其結果，由于PMOS成為傳導狀態，P+擴散漏區域6a附近成為高電場區域，所以由于此電場而發生熱電子。由于熱電子具有較高的能量，所以通過以某種概率隧穿柵極氧化膜4a而注入到柵電極5a以使柵電極5a帶負電。雖然在熱電子發生時也發生熱空穴(空穴)，但由于空穴的隧穿概率低于電子，再者從漏區域附近來看柵電極5a具有正的電位，所以電子被引到柵電極5a而空穴被引到漏區域6a，因此電子的注入就成為支配性的。由于柵電極5a通過寫入而帶負電，所以從控制柵來看的寫入后的閾值電壓就移動到正方向。即，從增強(常截止)型向耗盡(常導通)型的方向發生移動。因由柵電極5a所組成的浮動柵與其他要素電絕緣，故這種帶電狀態被長期間保持。在這里，DAHE較多地發生的條件，如前所述是(I)漏極一源極間的絕對值的電壓較高；(2)控制柵一源極間的絕對值下的電壓與從控制柵來看的絕對值的閾值電壓之差為大于0的值且接近于O。例如，在設漏極6a為0V，源極6b為8V,從控制柵7b來看的閾值電壓為-3V (因是PMOS故為增強型)的情況下，若設控制柵7b的電壓為小于5V且接近于5V的值，DAHE就最多地發生。因此，控制柵7b的電壓就被設定成源極6b的電壓和漏極6a的電壓之間的中電壓。接著，說明溝道區域的載流子濃度為兩種時的DAHE注入下的寫入例子。首先，設定溝道區域3a、3b的載流子濃度以使從控制柵7b來看的PMOS的閾值電壓為_3V、_6V。在此構成中，例如當設漏極6a為0V，源極6b為8V，控制柵7b的電壓為4. 5V來進行寫入，就在已進行寫入的瞬間，在溝道區域3a處DAHE較多地發生，電子被注入柵電極5a，閾值電壓移動到正(耗盡型)的方向。 閾值電壓一移動，在溝道區域3a處DAHE的發生量就下降，寫入效率降低。但是，因溝道區域3b也與溝道區域3a同時發生閾值電壓的移動，故若發生3V程度的移動，這次就在溝道區域3b處DAHE較多地發生，閾值電壓進一步移動到正方向。也就是說，若設從控制柵7b來看的PMOS的閾值電壓為兩種，則與一種的時候相比閾值電壓的移動量增加，即能夠使寫入特性提高。
此方法在閾值電壓為三種以上時也是可以的，例如，即便以-1V的刻度在-3疒-6V的范圍設定閾值電壓，并以閾值電壓的初始值為-3V時的閾值電壓的移動量為-1V的方式進行了寫入，理想而言將發生-4V的閾值電壓移動。如前所述，因漏一源極間電壓越高則寫入量越增加，故閾值電壓的種類越多就越能夠以低電壓進行寫入。另外，在閾值電壓有多個的情況下，通過較小地設定該閾值電壓的刻度，即便在控制柵電壓多少偏離目標的情況下，只要某個閾值成為適合于寫入的值，就能夠進行充分的寫入。也就是說，還可以通過具有多個閾值電壓，使控制柵電壓、閾值電壓具有余量(margin)。接著，就沒有P溝道非易失性半導體元件的控制柵時的寫入動作進行說明。在不需要反復進行擦除和寫入的改寫動作的非易失性半導體元件中，還存在沒有控制柵的情況。例如，紫外線擦除型非易失性半導體元件就屬于這一種。首先，通過在晶片狀態下照射紫外線，以半導體晶片工藝消除柵電極5a中所蓄積的電子。在將半導體IC組裝到封裝以后，通過將高于通常動作電壓的電壓提供給非易失性半導體元件來進行寫入。此非易失性半導體元件只要不從封裝拿出半導體IC并照射紫外線，就無法進行擦除。也就是說，此非易失性半導體元件具有作為熔絲(fuse)元件的作用。沒有控制柵的P溝道非易失性半導體元件的寫入，例如若設閾值電壓為-7. OVdf極6a為0V，源極6b為8V(浮動柵5a因不具有電荷而為0V)，則如前所述就成為DAHE較多地發生的條件，所以電子被注入到浮動柵5a進行寫入。但是，浮動柵5a在初始狀態下為OV而與漏極6a同電位，因浮動柵5a未引來電子故電子的寫入效率與上述有控制柵的情況相比要差。因而，作為本發明的方法如前所述那樣，通過使其具有多個閾值電壓以一次寫入而實質進行多次寫入，就能夠使寫入效率提高。也就是說，即便是沒有控制柵的P溝道非易失性半導體元件，本發明的方法也是有效的。接著，使用圖7就 P溝道非易失性元件的讀出動作的原理進行說明。PMOS晶體管的電傳導率因浮動柵電極5a的電子的量而異。在讀出時，將P+擴散漏區域6a所連接的電極IOb的電壓設為0V，并對P+擴散源區域6b以及N+擴散區域7b所連接的電極10c、以及N+擴散區域7a所連接的控制柵電極IOa施加正的中電壓。因N型阱2a和2b為同電位，故浮動柵5a沒有負電荷時的浮動柵5a的電位，理想而言就是與N型阱2a以及2b相同的電位。在浮動柵5a沒有負電荷的情況下，從控制柵來看的PMOS晶體管的閾值電壓，因溝道區域3a、3b都是負故不在N型阱2a與柵極氧化膜4a的界面上形成反型層，源極6b —漏極6a間不會導通。也就是說，PMOS晶體管為截止(OFF)狀態。另一方面，在浮動柵5a因寫入動作而帶負電的情況下，從控制柵來看的PMOS晶體管的閾值電壓，如果溝道區域3a、3b的至少一個為正就在N型阱2a與柵極氧化膜4a的界面形成反型層。此時，在柵電極5a上產生取決于N型阱2a的反型層和柵電極5a之間的靜電電容與N型阱2b的反型層和柵電極5a之間的靜電電容之比的正的中電壓。其結果，源6b 一漏6a間導通而PMOS晶體管為導通(ON)狀態。這樣,就可通過檢測PMOS晶體管的截止/導通狀態來進行數據的讀出。 根據以上說明，在具有多個閾值電壓的PMOS非易失性半導體中，浮動柵5a上沒有電荷時的閾值電壓就必須全部為負。如在寫入動作的說明所示例那樣，在具有多個閾值電壓的情況下，閾值電壓的初始值全部為負，且最初發生寫入動作的溝道區域的閾值電壓設定得最高(接近于O—側)，所以不會對讀出動作帶來任何妨礙。另外，導通狀態的檢測在至少一個溝道區域出現電流路徑即可，所以不需要在寫入時使全部的閾值電壓為正。接著，使用圖8、9就P溝道非易失性半導體元件的擦除動作進行說明。擦除動作有兩種，但均基于FN險芽。圖8示出使用了控制柵的擦除動作。若設漏電極IOb以及源電極IOc的電壓為0V,并在控制柵電極IOa施加高電壓，就在浮動柵5a與N+擴散區域7a之間產生高電場而流過FN隧穿電流。其結果，浮動柵5a的電荷被除去使數據得以擦除。圖9示出使用了 PMOS晶體管的擦除動作，若設控制柵電極IOa為0V，并在漏電極IOb以及源電極IOc施加高電壓，就在浮動柵5a與P+擴散區域6a、6b之間產生高電場而流過FN隧穿電流。其結果，浮動柵5a的電荷被除去使數據得以擦除。在沒有控制柵的情況下，也能夠通過此方法來進行擦除。 上面，一邊舉出具體例子一邊就本發明的實施例進行了說明。但是，本發明并不限定于這些具體例子。例如，即便是N溝道非易失性半導體元件，本發明在原理上也可獲得同樣的作用效果。另外，雖然為了使其具有多個閾值電壓而階梯狀地形成溝道區域的載流子濃度及柵電極的極性，但即便斜坡狀地形成載流子濃度及極性也可獲得同樣的作用效果。如以上所詳述那樣，根據本發明，能夠提供如下的非易失性半導體元件，S卩不使元件的面積增大且即便不對控制柵電壓進行控制也能以低電壓大幅地增加寫入量，另外，還能穩定地進行充分的寫入。
權利要求
1.一種半導體存儲元件，具有通過漏極雪崩熱電子來進行寫入的MOS晶體管，包括 半導體襯底；N型第一半導體層，形成于所述半導體襯底；浮動柵，隔著第一絕緣膜設置在所述第一半導體層上；溝道區域，形成在所述浮動柵下部的所述第一半導體層的表面；以及 P型源區域及漏區域，以與所述溝道區域接觸的方式設置在所述第一半導體層上，所述半導體存儲元件特征在于，所述MOS晶體管由沿著連結所述源區域以及所述漏區域的方向的、從所述浮動柵來看具有不同的閾值的兩個以上的部分構成。
2.如權利要求1所述的半導體存儲元件，其特征在于，所述兩個以上的部分通過所述溝道區域具有兩種以上的不同的載流子濃度的分布而產生。
3.如權利要求1所述的半導體存儲元件，其特征在于，沿著連結所述源區域以及所述漏區域的方向的、從所述浮動柵來看具有不同的閾值的兩個以上的部分，通過處于所述溝道區域上的所述浮動柵具有P型和N型兩種導電性而產生。
4.如權利要求1所述的半導體存儲元件，其特征在于，沿著連結所述源區域以及所述漏區域的方向的、從所述浮動柵來看具有不同的閾值的兩個以上的部分，通過所述溝道區域具有兩種以上的不同的載流子濃度的分布，而且處于所述溝道區域上的所述浮動柵具有P型和N型兩種導電性而產生。
5.如權利要求1所述的半導體存儲元件，其特征在于，還包括N型第二半導體層，形成在所述襯底上；以及第二絕緣膜，設置在所述第二半導體層上，所述浮動柵延伸至所述第二絕緣膜之上，所述第二半導體層作為控制所述浮動柵的電位的控制柵而起作用。
6.如權利要求1至5中任一項所述的半導體存儲元件，其特征在于，在所述浮動柵的上表面或者側面隔著絕緣膜而形成有控制柵。
7.一種半導體存儲裝置，具有多個具有源電極、漏電極、浮動柵電極的半導體存儲元件，所述半導體存儲元件各自的所述源電極、所述漏電極以及所述浮動柵電極分別短路，其特征在于，所述半導體存儲元件的各個具有不同的閾值電壓。
8.如權利要求7所述的半導體存儲裝置，其特征在于，所述半導體存儲元件具有控制柵，所述半導體存儲元件各自的所述控制柵的電極短
全文摘要
本發明提供一種非易失性半導體裝置，該半導體裝置不使元件的面積增大且即便不對控制柵電壓進行控制也能以低電壓大幅地增加寫入量，另外，還能穩定地進行充分的寫入。本發明的半導體存儲元件，通過漏極雪崩熱電子來進行寫入，是一種MOS晶體管，其具有形成在第一導電型的半導體襯底上的第二導電型的第一半導體層；在上述第一半導體層上隔著絕緣膜而設置的浮動柵；形成在上述浮動柵下部的上述第一半導體層的表面的溝道區域；以及，以與上述溝道區域接觸的方式設置在上述第一半導體層上的第一導電型的源區域及漏區域，上述溝道區域具有兩種以上的載流子濃度分布。
文檔編號H01L27/115GK103035649SQ20121036723
公開日2013年4月10日 申請日期2012年9月28日 優先權日2011年9月30日
發明者小林直人, 津村和宏 申請人:精工電子有限公司